[發明專利]三維存儲器及其制作方法

有效

• 申請號: 202110291000.1
• 申請日: 2021-03-18
• 公開（公告）號: CN112885840B
• 公開（公告）日: 2022-04-01
• 發明（設計）人: 顏丙杰;謝景濤
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H01L27/11582
• 分類號: H01L27/11582;H01L27/11568
• 代理公司: 北京康信知識產權代理有限責任公司 11240
• 代理人: 王曉玲

本發明提供了一種三維存儲器及其制作方法。該方法包括以下步驟：提供第一襯底，第一襯底上具有第一堆疊體；形成貫穿第一堆疊體并間隔設置的多個淺溝槽隔離結構；在第一堆疊體遠離第一襯底的一側形成第二堆疊體，在第二堆疊體的臺階區中形成臺階結構；在第二堆疊體中形成溝道陣列以及偽溝道陣列，偽溝道陣列至少存在于臺階區，偽溝道陣列中與淺溝槽隔離結構對應的偽溝道結構位于淺溝槽隔離結構上。在臺階結構中刻蝕形成偽溝道陣列時，刻蝕能夠停止在絕緣層而不會穿透至第一襯底，避免了偽溝道結構貫穿淺溝槽隔離結構至襯底而導致的襯底難以去除，進而只需要考慮偽溝道孔在作為刻蝕停止層的第一半導體層中的刻蝕深度即可，擴展了刻蝕的工藝窗口。

技術領域

本發明涉及半導體技術領域，具體而言，涉及一種三維存儲器及其制作方法。

背景技術

隨著對集成度和存儲容量的需求不斷提高，3D NAND存儲器應運而生。3D NAND存儲器大大節省了硅片面積，降低制造成本，增加了存儲容量。

在3D NAND存儲器結構中，采用垂直堆疊多層數據存儲單元的方式，實現堆疊式的3D NAND存儲器結構，然而，其他的電路例如解碼器(decoder)、頁緩沖(page buffer)和鎖存器(latch)等，這些外圍電路都是CMOS器件形成的，CMOS器件的工藝無法與3D NAND器件集成在一起。目前工藝中，分別采用不同的工藝形成3D NAND存儲器陣列和外圍電路，然后通過鍵合技術將兩者鍵合在一起。在形成3D NAND存儲器陣列的工藝中，先形成犧牲層和隔離層交替的堆疊體，然后將犧牲層置換為控制柵結構，得到柵極堆疊結構，柵極堆疊結構包括核心存儲區以及臺階區，臺階區形成有偽溝道孔(DCH，dummy channel hole)，用于在犧牲層置換時對臺階區起到支撐的作用。

在現在的3D NAND存儲器架構中，為了更好地支撐，需要更多的底部支撐，底部支撐由淺溝槽隔離結構(STI，shadow trench isolation)中填充的氧化物和DCH底部提供，但是當DCH與STI區域重疊的區域時，由于沒有底部多晶硅的阻止層，極易被刻蝕穿破，從而影響襯底去除以及布線等后段工藝。

為了克服上述問題，一種方式是在現在的版圖中可以盡量避免DCH與STI區域的重疊，然而這會對面積有一定的浪費，若降低STI的區域則會影響支撐，導致極易產生坍塌；另一種方式是調整DCH刻蝕底部的深度，使落在STI上面的孔不會穿透，然而由于工藝窗口極小，導致調整及其困難。

發明內容

本發明的主要目的在于提供一種三維存儲器及其制作方法，以解決現有技術中偽溝道孔刻蝕至襯底影響后段工藝中襯底去除的問題。

為了實現上述目的，根據本發明的一個方面，提供了一種三維存儲器的制作方法，包括以下步驟：提供第一襯底，第一襯底上具有第一堆疊體；形成貫穿第一堆疊體并間隔設置的多個淺溝槽隔離結構；在第一堆疊體遠離第一襯底的一側形成第二堆疊體，在第二堆疊體的臺階區中形成臺階結構；在第二堆疊體中形成溝道陣列以及偽溝道陣列，偽溝道陣列至少存在于臺階區，偽溝道陣列中與淺溝槽隔離結構對應的偽溝道結構位于淺溝槽隔離結構上。

進一步地，第一堆疊體包括沿遠離第一襯底的方向順序交替層疊的至少一層第一犧牲層和多層第一半導體層。

進一步地，第二堆疊體包括沿遠離第一襯底的方向順序交替層疊的至少一層第二犧牲層和多層第一隔離層，在形成溝道陣列以及偽溝道陣列的步驟之后，制作方法還包括以下步驟：將第一犧牲層置換為第二半導體層，并將第二犧牲層置換為控制柵結構，以形成沿遠離第一襯底的方向順序層疊的半導體層和柵極堆疊結構，在柵極堆疊結構中形成貫穿至半導體層的共源極，共源極貫穿至半導體層的端部位于相鄰淺溝槽隔離結構之間。

進一步地，第二堆疊體中的絕緣層對第二犧牲層和第一隔離層的刻蝕選擇比均大于1:1。

進一步地，淺溝槽隔離結構為絕緣層。

進一步地，溝道結構插入至少一個第一半導體層中。