[發明專利]集成電路結構、器件和計算機實現的方法

在審

• 申請號: 202110284574.6
• 申請日: 2021-03-17
• 公開（公告）號: CN113113404A
• 公開（公告）日: 2021-07-13
• 發明（設計）人: 古魯·普拉薩德
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L27/02
• 分類號: H01L27/02;G06F30/392
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;李偉

本文描述了分裂堆疊三重高度單元及其布局生成方法。該結構包括形成在三個堆疊的行內的電路。該電路包括具有第一多個電子組件的第一級和具有第二多個電子組件的第二級。第一行包括位于第一行的頂部內的第一多個電子組件的第一電子組件。第二多個電子組件的第一電子組件位于第一行的底部和第二行的頂部內。第二多個電子組件的第二電子組件位于第三行的頂部和第二行的底部內。第一多個電子組件的第二電子組件位于第三行的底部內。本發明的實施例還涉及集成電路結構、器件和計算機實現的方法。

技術領域

本發明的實施例涉及集成電路結構、器件和計算機實現的方法。

背景技術

電子設計自動化(EDA)和相關工具使復雜集成電路的高效設計成為可能，該集成電路可以具有非常大量的組件(例如，數千、數百萬、數十億或更多)。如果不是不可能的話，人工規范所有那些組件的特征和放置(例如，用于實現期望的邏輯的晶體管布置、晶體管的類型、信號路由)對于現代集成電路而言將是極其耗時且昂貴的?，F代的EDA工具利用單元來促進不同抽象級別的電路設計。EDA的上下文中的單元是軟件中的電子電路的物理器件布局內的組件的抽象表示?？梢允褂脝卧獊碓O計電路，其中然后可以使用與那些單元相關聯的較低級別的規范(例如，晶體管布置、信號路由)來實現那些電路。標準庫用于設計電子電路，使功率性能區域(PPA)優化成為可能。

發明內容

本發明的實施例提供了一種集成電路結構，包括：電路，包括具有第一多個電子組件的第一級和具有第二多個電子組件的第二級；第一行，包括位于所述第一行的頂部內的所述第一多個電子組件的第一電子組件；第二行，堆疊在所述第一行下方，其中，所述第二多個電子組件的第一電子組件位于所述第一行的底部和所述第二行的頂部內，并且跨越所述第一行和所述第二行之間的邊界；以及第三行，堆疊在所述第二行下方，其中，所述第二多個電子組件的第二電子組件位于所述第三行的頂部和所述第二行的底部內，并且跨越所述第二行和所述第三行之間的邊界，并且其中，所述第一多個電子組件的第二電子組件位于所述第三行的底部內。

本發明的另一實施例提供了一種集成電路器件，包括：第一邏輯門，形成在多行結構的第一部分和所述多行結構的第四部分內；以及第二邏輯門，形成在所述多行結構的第二部分和所述多行結構的第三部分內，其中：所述第一部分和部分所述第二部分形成第一行，所述第二部分的另一部分和所述第三部分的部分形成第二行，所述第三部分的另一部分和所述第四部分形成第三行，并且所述第一行、所述第二行和所述第三行堆疊在彼此的頂部上以形成所述多行結構。

本發明的又一實施例提供了一種限定包括多個堆疊的行的電路布局的計算機實現的方法，所述計算機實現的方法包括：在單元庫內限定包括第一P阱和第一N阱的第一行，所述單元庫包括具有所述多個堆疊的行的堆疊三重高度單元，其中，在所述第一N阱中形成第一電子組件的P器件；在所述單元庫內限定所述第一行下方的第二行，所述第二行包括第二P阱和第二N阱，其中，在所述第一P阱和所述第二P阱內形成第二電子組件的N器件；在所述單元庫內限定所述第二行下方的第三行，所述第三行包括第三P阱和第三N阱，其中，所述第二電子組件的P器件形成在所述第二N阱和所述第三N阱內，并且所述第一電子組件的N器件形成在所述第三P阱內；以及使用電子放置工具，生成電路布局，所述電路布局具有堆疊在彼此的頂部上的所述第一行、所述第二行和所述第三行。

附圖說明

當結合附圖進行閱讀時，從以下詳細描述可最佳理解本發明的各方面。應該注意，根據工業中的標準實踐，各個部件未按比例繪制。實際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。

圖1A示出了根據本發明的各個實施例的用分級電路實現的示例性電子器件的框圖。

圖1B示出了根據本發明的各個實施例的分裂堆疊三重高度單元的布局布置。

圖2示出了根據本發明的各個實施例的兩級CMOS圖。

圖3A示出了根據本發明的各個實施例的可以在分裂堆疊三重高度單元中實現的緩沖器的示例性兩級邏輯圖。