[發明專利]一種優化延遲鎖定電路的方法、裝置及存儲介質

在審

• 申請號: 202110280404.0
• 申請日: 2021-03-16
• 公開（公告）號: CN113037278A
• 公開（公告）日: 2021-06-25
• 發明（設計）人: 吳景生;葛穎峰;徐祎喆;朱勇
• 申請（專利權）人: 重慶百瑞互聯電子技術有限公司
• 主分類號: H03L7/06
• 分類號: H03L7/06
• 代理公司: 北京國科程知識產權代理事務所(普通合伙) 11862
• 代理人: 曹曉斐

1.一種優化延遲鎖定電路的方法，其特征在于，包括：

利用初始延遲值相同的多個時間度量器將輸入延遲鎖定電路的初始時鐘信號進行延遲，得到初始延遲時鐘信號；

根據所述初始時鐘信號和所述初始延遲時鐘信號之間的相位關系，對所述多個所述時間度量器的所述初始延遲值做相同調整，并利用調整后的所述多個所述時間度量器得到延遲為完整時鐘周期的延遲時鐘信號；

利用所述多個所述時間度量器中的至少一個所述時間度量器得到目標延時的時鐘信號。

2.如權利要求1所述的優化延遲鎖定電路的方法，其特征在于，所述根據所述初始時鐘信號和所述初始延遲時鐘信號之間的相位關系，對所述多個所述時間度量器的所述初始延遲值做相同調整，并利用調整后的所述多個所述時間度量器得到延遲為完整時鐘周期的延遲時鐘信號的過程包括：

當所述初始延遲時鐘信號滯后所述初始時鐘信號小于一個時鐘周期時，將所述多個所述時間度量器的所述初始延遲值增加相應延遲單位；當所述初始延遲時鐘信號滯后所述初始時鐘信號大于一個時鐘周期小于兩個時鐘周期時，將所述多個所述時間度量器的所述初始延遲值減少相應延遲單位；當所述初始延遲時鐘信號滯后所述初始時鐘信號的等于一個時鐘周期時，鎖定所述延遲鎖定電路。

3.如權利要求1所述的優化延遲鎖定電路的方法，其特征在于，還包括，利用鑒相器對所述初始時鐘信號和所述初始延遲時鐘信號之間的相位關系進行判斷，并將所述鑒相器的輸出反饋至所述多個所述時間度量器。

4.如權利要求1所述的優化延遲鎖定電路的方法，其特征在于，所述利用所述多個所述時間度量器中的至少一個所述時間度量器得到目標延時時鐘信號的過程包括，

將每個所述時間度量器的輸出輸入至選擇器，利用選擇器選擇至少一個所述時間度量器進行所述目標延時時鐘信號的輸出。

5.如權利要求4所述的優化延遲鎖定電路的方法，其特征在于，利用選擇器選擇至少一個所述時間度量器進行所述目標延時時鐘信號的輸出的過程包括，

當所述時間度量器的個數為i時，利用選擇器選擇n個所述時間度量器進行延遲為的所述目標延遲時鐘信號的輸出；

其中所述其中n為大于0且不大于i的整數，T為所述完整時鐘周期。

6.一種優化延遲鎖定電路的裝置，其特征在于，包括：

用于利用初始延遲值相同的多個時間度量器將輸入延遲鎖定電路的初始時鐘信號進行延遲，得到初始延遲時鐘信號的模塊；

用于根據所述初始時鐘信號和所述初始延遲時鐘信號之間的相位關系，對所述多個所述時間度量器的所述初始延遲值做相同調整，并利用調整后的所述多個所述時間度量器得到延遲為完整時鐘周期的延遲時鐘信號的模塊；

用于利用所述多個所述時間度量器中的至少一個所述時間度量器得到目標延時時鐘信號的模塊。

7.如權利要求6所述的優化延遲鎖定電路的裝置，其特征在于，

所述多個時間度量器包括可變延遲線組和時間數字轉換器組。

8.一種延遲鎖定電路，其特征在于，包括：

時間度量器組，用于將初始時鐘信號進行延遲得到初始延遲時鐘信號，并根據所述初始時鐘信號與所述初始延遲時鐘信號之間的相位關系將時間度量器組的多個初始延遲值相同的時間度量器的初始延遲值進行調整，得到延遲為完整時鐘周期的延遲時鐘信號；

鑒相器，用于將所述初始延遲時鐘信號和所述初始時鐘信號之間進行對比，得到所述初始延遲時鐘信號和所述初始時鐘信號之間的所述相位關系，并將所述相位關系傳輸至所述時間度量器組；

選擇器，用于從所述時間度量器組中選擇至少一個所述時間度量器進行輸出得到目標延時時鐘信號。

9.一種計算機可讀存儲介質，其存儲有計算機指令，其特征在于，所述計算機指令被操作以執行權利要求1-5中任一項所述的優化延遲鎖定電路的方法。