[發明專利]一種集成電路結構的形成方法

在審

• 申請號: 202110273795.3
• 申請日: 2021-03-15
• 公開（公告）號: CN113066732A
• 公開（公告）日: 2021-07-02
• 發明（設計）人: 胡楠;崔傳榮;肖敏;王琪;孔劍平
• 申請（專利權）人: 浙江毫微米科技有限公司
• 主分類號: H01L21/56
• 分類號: H01L21/56;H01L23/31;H01L23/498
• 代理公司: 上海領洋專利代理事務所(普通合伙) 31292
• 代理人: 羅曉鵬

本申請公開一種集成電路結構的形成方法，其特征在于，其包括倒置頂面設有導電凸塊的至少一存儲器器件于表面設置有導電凸起的一處理器器件，并使存儲器器件和處理器器件部分交疊，且存儲器器件上的部分導電凸塊和處理器器件上的部分導電凸起相互接觸并導通；焊接相互接觸的導電凸起和導電凸塊；倒置固定有存儲器器件的處理器器件于一半導體介質，以使頂面設置有導電凸臺的半導體介質上的導電凸臺與未被存儲器器件遮擋且位于處理器器件上的導電凸起；焊接相互接觸的導電凸起和導電凸臺，以使得存儲器器件、處理器器件和半導體介質分別形成上述集成電路結構中存儲器、處理器和半導體襯底。

技術領域

本發明涉及半導體領域，尤其涉及一種集成電路結構的形成方法。

背景技術

目前，隨著科技的不斷發展，高性能運算(HPC)和人工智能(AI)技術迅猛發展，對于集成電路芯片的性能要求也越來越高。尤其是隨著5G技術不斷地與各行各業聯合，一些領域要求集成電路芯片具有高數據傳輸速率、高吞吐、低延遲和大帶寬的性能。

多年以來，集成電路芯片制造廠家的技術發展和市場應用都遵循著摩爾定律，即集成電路芯片上所集成的電路的數目，每隔18個月就翻一番，而價格下降一半。但是集成的電路的數目增加，卻對芯片的尺寸要求越來越小，因此，隨著硅片上集成晶體管的數目增加，線路密度的增加，其復雜性和差錯率也將呈指數增長，因此使全面而徹底的芯片測試幾乎成為不可能。

而一旦芯片上線條的寬度達到納米(10^-9米)數量級時，相當于只有幾個分子的大小，這種情況下材料的物理、化學性能將發生質的變化，而采用現行工藝的半導體器件不能正常工作，摩爾定律也就要走到盡頭。

現在芯片行業面臨的兩大挑戰，一是如何實現集成復雜度最小化。二是怎樣實現成本的最優化。正因為集成電路芯片本身結構的限制，因此，制造廠家從關注追求更高頻率，更小尺寸的先進制程技術擴展到先進封裝技術。當前主流的先進封裝技術，包括Flip-Chip、WLCSP、Fan-Out、Embedded IC、3D WLCSP、3D IC、2.5D interposer等7個重要技術。

無論采用何種封裝技術，其都要解決方如何將內存放置在距離集成電路芯片(例如處理器)最近的地方，以通過較短的連線相連減少延遲、降低功耗。

目前一種現有技術是將存儲器和處理器并排布置在基板上，通過基板內的連線相連。但是采用這種技術的話，要求處理器和存儲器之間在橫向上間隔預定距離。如此一來，一方面使存儲器和處理器之間的距離無法做到最小，另外一方面也增大了集成電路芯片橫向上的尺寸。芯片橫向上的尺寸增大，使得芯片的成本增加。另一種技術方式是將多個存儲器和處理器裸片(die)部署在一層或多層帶有TSV垂直互連通孔和高密度金屬布線的硅基板上(Si interposer)，然后進行封裝。但是采用這種技術需要開設通孔，且需要在通孔中注入金屬導電層。因此，這種技術十分復雜，不利于集成電路芯片生產良率和效率的提高。而且，存儲器和處理器裸片之間始終間隔著硅基板，因此，所述存儲器和所述處理器之間的間距無法最小化。

發明內容

本發明的另一個優勢在于提供一種集成電路結構的形成方法，其中通過所述集成電路結構的形成方法形成的所述集成電路結構不僅能夠做到尺寸較小，而且還能夠使處理器和存儲器之間的間距更小，從而滿足對集成電路結構。

本發明的另一個優勢在于提供一種集成電路結構的形成方法，其中通過所述集成電路結構的形成方法形成的所述集成電路結構的制作工藝簡單，從而能夠提高所述集成電路結構的制作效率。

本發明的另一個優勢在于提供一種集成電路結構的形成方法，其中通過所述集成電路結構的形成方法形成的所述集成電路結構在橫向上的尺寸能夠更小，因而能夠減少芯片制造商的制作成本。

本發明的另一個優勢在于提供一種集成電路結構的形成方法，其中通過所述集成電路結構的形成方法形成的所述集成電路結構由于相對地減少了所述存儲器和所述處理器之間的間距，因此，所述集成電路結構具有相對較低的延遲率。