[發明專利]WAT測試版圖、測試結構及其形成方法

在審

• 申請號: 202110273766.7
• 申請日: 2021-03-15
• 公開（公告）號: CN113130341A
• 公開（公告）日: 2021-07-16
• 發明（設計）人: 夏禹;何志斌
• 申請（專利權）人: 上海華力集成電路制造有限公司
• 主分類號: H01L21/66
• 分類號: H01L21/66
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 張彥敏

本發明涉及WAT測試結構，涉及半導體集成電路測試技術，包括多個金屬柵，每一金屬柵的兩端上形成有接觸孔，接觸孔還連接金屬互聯線，并金屬互聯線將多個金屬柵串聯起來，其中金屬柵的至少一側形成有金屬層，金屬層與與其相鄰的金屬柵之間間隔一間距，并位于其中一金屬柵的至少一側的金屬層的尺寸小于位于另一金屬柵的至少一側的金屬層的尺寸，以在多晶硅柵去除制程過程中所可能發生的“去除過多”以及“去除不完全”做到完全監控，而檢測出金屬柵形成是否良好，并且可以做到出貨前每一片晶圓都檢查，使出貨給客戶的晶圓更安全，提高產品可靠率。

技術領域

本發明涉及半導體集成電路測試技術，尤其涉及一種WAT測試結構。

背景技術

隨著半導體技術的發展，晶體管的尺寸不斷的縮小，先進邏輯芯片工藝已經達到28納米節點以下的工藝制程。28納米以下的工藝中，通常采用具有高介電常數柵介質層的金屬柵，通常縮寫為HKMG，其中HK表示高介電常數(HK)的柵介質層，MG表示金屬柵。

HKMG的形成工藝中，通常先形成偽柵結構，偽柵結構通常采用由柵介質層和多晶硅柵疊加而成的結構。利用偽柵結構形成組件如NMOS器件或PMOS器件的源區和漏區等工藝結構之后，再將偽柵結構去除，然后在偽柵結構去除的區域形成HKMG結構。HKMG結構的形成需要先形成高介電常數的柵介質層，再沉積金屬層，之后對金屬層進行化學機械研磨(CMP)平坦化。

然而在偽柵結構去除過程中，多晶硅柵受到臨近不同圖形的影響會產生不同的效果，極端情況下表現為多晶硅柵去除過多造成之后性層的金屬柵過矮，以及多晶硅柵去除不干凈導致金屬柵填充不完全。目前線上對此現象的檢測，往往通過切片或者defect scan的方式，但這兩種方法都存在檢測率(sample rate)低的情況，無法做到每片晶圓都被檢查到。而降低產品可靠率。

發明內容

本發明在于提供一種WAT測試版圖，包括：多個金屬柵形成區域，用于形成金屬柵，每個金屬柵形成區域的兩端包括接觸孔形成區域，用于形成接觸孔；多個互連金屬線形成區域，用于形成互連金屬線，并互連金屬線形成區域的兩端分別覆蓋相鄰兩個金屬柵形成區域端部的接觸孔形成區域，以使多個金屬柵形成區域通過互連金屬線形成區域串聯起來，串聯的金屬柵形成區域的一端通過一金屬柵形成區域連接第一測試端形成區域，另一端通過一金屬柵形成區域連接第二測試端形成區域，并每一所述金屬柵形成區域的至少一側包括金屬形成區域，金屬形成區域與與其相鄰的金屬柵形成區域之間間隔一間距，并位于其中一金屬柵形成區域的至少一側的金屬形成區域的尺寸小于位于另一金屬柵形成區域的至少一側的金屬形成區域的尺寸。

更進一步的，所述尺寸為金屬形成區域的寬度。

更進一步的，多個金屬形成區域的尺寸從設計規則最小值逐漸變為設計規則允許的最大值。

更進一步的，多個金屬柵形成區域從左向右依次排布，其中從與位于最左側的金屬柵形成區域相鄰的金屬形成區域到與位于最右側的金屬柵形成區域相鄰的金屬形成區域，金屬形成區域的尺寸從設計規則最小值逐漸變為設計規則允許的最大值。

更進一步的，金屬形成區域與與其相鄰的金屬柵形成區域之間間隔的間距為不小于設計規則最小允許值。