[發明專利]一種支持混合寫策略的數據緩沖存儲器裝置

在審

• 申請號: 202110272921.3
• 申請日: 2021-03-12
• 公開（公告）號: CN113094297A
• 公開（公告）日: 2021-07-09
• 發明（設計）人: 楊旭光
• 申請（專利權）人: 蘇州芯啟微電子科技有限公司
• 主分類號: G06F12/0806
• 分類號: G06F12/0806
• 代理公司: 暫無信息
• 代理人: 暫無信息

本發明是一種支持混合寫策略的數據緩沖存儲器裝置，該裝置包括：存取緩沖嗅探器、數據緩存裝置、內存塊管理裝置和總線屏蔽裝置。本發明在實現數據緩存功能基礎上，對寫數據策略進行了優化設計，提高處理器向前端總線寫數據的效率該數據緩存設計支持寫通、寫回、是否強調順序等混合處理策略，還支持在不同策略下進行數據依賴性檢查。

技術領域

本發明屬于計算機硬件、微處理器、計算處理器設計領域，數字集成電路設計領域，具體涉及一種支持混合寫策略的數據緩沖存儲器的架構設計方法，及其裝置。

背景技術

處理器芯片的內存體系包括片內緩存、片上或片外主存儲器以及其他輔助存儲。越靠近處理器核心的存儲資源越快速，同時也越昂貴；而越遠離處理器核心的存儲資源越便宜，但訪問延時也越來越大。

在現代處理器以往的設計中，數據先從大規模非易失性外部存儲搬運到主存儲器，由于主存有限，所以通常都需要內存塊管理裝置，用以記錄內存的使用情況，同時允許處理器核心使用更大的虛擬內存空間。

緩存針對主存儲器中的更小的區域進行，在以往的設計中，緩存的內存操作策略依賴于內存塊管理裝置中的記錄。專利US6996676B2在一種內存頁的替換策略中發明了“窗口列表”的管理方法，提升了緩存系統的整體命中率。但沒有解決當沒有內存塊管理裝置時如何進行內存一致性管理。

隨著技術的進步，緩存中的數據頁尺寸得以進一步擴大，然而對數據頁的控制的顆粒度并沒有進行過具體的細化，也沒有專用的指令設計和方便的控制方法。

發明內容

本發明提供一種支持混合寫策略的數據緩沖存儲器裝置，以解決下列問題:

對于處理器設計，當沒有內存塊管理裝置時，緩存無法就內存操作的策略支持內存管理、緩存替換等功能的問題；

對于處理器設計，數據緩存裝置控制內存頁中更細顆粒度的數據替換的問題；

結合混合寫策略，處理器對總線操作的優化問題。

為實現上述目的，本發明結合緩存設計，提供了一種支持混合寫策略的數據緩沖存儲器裝置，該裝置包括：

存取嗅探器，主要為存取操作的緩沖功能，保持在多處理器核心之間的數據一致性，同時提升處理器核心操作數據緩存的效率；

數據緩存裝置，包括地址查找表和數據存儲單元，通過專屬的指令集，在缺少內存管理裝置時，提供對內存管理策略的支持；

內存塊管理裝置，或內存塊管理功能，該硬件裝置并不是必須實現的，該功能支持內部虛擬地址到外部子系統物理地址的映射，還管理內存塊的存儲特性；

總線屏蔽裝置，根據特定的策略實現，對寫總線操作進行融合或調整，提升處理器核心操作前端總線的效率。

本發明的效果在于：

1、簡化處理器內存系統設計復雜度

2、提高處理器通過總線訪問內存系統的效率

3、適合在低成本嵌入式ASIC芯片上實現。

附圖說明

圖1為本發明一種支持混合寫策略的數據緩沖存儲器裝置的結構圖；

圖2為本發明所述數據緩存裝置的數據結構圖；

圖3為本發明所述數據緩存裝置的設計結構圖；

圖4為本發明所屬數據緩存裝置中對數據頁的可配置性策略設計方法圖；

圖5為本發明支持混合寫策略的對存儲指令執行的設計流程圖；

附圖標記說明

CPU-0 處理器頂層，包括但不限于單核架構和同構多核架構

CC CPU Core，處理器核心，即流水線架構核心

SCU Data coherence Snoop Control Unit，多核數據一致性嗅探及控制單元