[發明專利]一種支持混合寫策略的數據緩沖存儲器裝置

在審

• 申請號: 202110272921.3
• 申請日: 2021-03-12
• 公開（公告）號: CN113094297A
• 公開（公告）日: 2021-07-09
• 發明（設計）人: 楊旭光
• 申請（專利權）人: 蘇州芯啟微電子科技有限公司
• 主分類號: G06F12/0806
• 分類號: G06F12/0806
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.一種支持混合寫策略的數據緩沖存儲器裝置，其特征在于，所述硬件裝置包括：

存取嗅探器，主要為本地處理器提供存取操作的緩沖功能，保持在多處理器核心之間的數據一致性，同時提升處理器核心操作數據緩存的效率；

數據緩存裝置，包括地址查找表和數據存儲單元，以一定的設計架構組合，利用數據的局域性，提升處理器核心操作前端總線的效率；

內存塊管理裝置，或內存塊管理功能，該硬件裝置并不是必須實現的，該功能支持內部虛擬地址到外部子系統物理地址的映射，還管理內存塊的存儲特性；

總線屏蔽裝置，根據一定的策略對寫總線操作進行融合或調整，提升處理器核心操作前端總線的效率。

2.根據權利要求1所述的數據緩存裝置，其特征在于，可針對地址及地址范圍進行約束，有不同級別的專屬指令，來配置包括但不限于以下特性：

數據頁替換策略；

地址范圍所對應的存儲性質以及存儲策略。

3.根據權利要求1所述的數據緩存裝置，其特征還在于，其支持專屬指令，可以配置比數據頁顆粒度更小的數據緩存范圍，可在這些范圍內配置其內存策略。

4.所述混合寫策略，其中的類型包括但不限于：寫回策略write back，寫通過策略write through，寫定位策略write allocation，強序策略strong-order。

5.根據權利要求1所述總線屏蔽裝置，其特征在于，所述硬件裝置包括：

寫緩沖器，結合混合寫策略對總線寫操作進行融合和優化，提高處理器內核操作總線的效率；

讀請求隊列，處理多個讀請求的仲裁控制；

片上總線傳輸協議控制器，對處理器內核對前端總線的操作請求與總線協議本身結合進行處理。

6.根據權利要求1所述的數據緩存裝置，包括但不限于這些結構的單一構成或組合設計：全相連、組相連、直接映射。

7.其他形式的實施例比如多端口n組m相連的結構也在權力范圍內。