[發(fā)明專利]FPGA建模驗(yàn)證系統(tǒng)及方法

有效

• 申請(qǐng)?zhí)枺?/td>: 202110272332.5
• 申請(qǐng)日: 2021-03-12
• 公開（公告）號(hào): CN112861455B
• 公開（公告）日: 2022-05-17
• 發(fā)明（設(shè)計(jì)）人: 王銅銅;劉鍇;范召;杜金鳳;宋寧
• 申請(qǐng)（專利權(quán)）人: 上海先基半導(dǎo)體科技有限公司
• 主分類號(hào): G06F30/33
• 分類號(hào): G06F30/33;G06F30/337
• 代理公司: 上海思捷知識(shí)產(chǎn)權(quán)代理有限公司 31295
• 代理人: 羅磊

本發(fā)明涉及FPGA建模驗(yàn)證系統(tǒng)及方法，通過在FPGA芯片的至少一個(gè)功能模塊中設(shè)置嵌入式配置寄存器，每個(gè)所述功能模塊具有對(duì)應(yīng)的軟件模型，將所述嵌入式配置寄存器的初始存儲(chǔ)值采集到所述FPGA芯片的碼流中并標(biāo)記，并將所述碼流加載到所述FPGA芯片并施加激勵(lì)信號(hào)，從FPGA芯片的反饋數(shù)據(jù)中提取到所述軟件模型的實(shí)測(cè)值，再將所述軟件模型的實(shí)測(cè)值與預(yù)設(shè)值比較，可得到驗(yàn)證結(jié)果，該驗(yàn)證過程靈活性高，可以有效縮短產(chǎn)品研發(fā)周期，并且建模驗(yàn)證的準(zhǔn)確性較高。

技術(shù)領(lǐng)域

本發(fā)明涉及集成電路領(lǐng)域，尤其涉及FPGA建模驗(yàn)證設(shè)計(jì)領(lǐng)域。

背景技術(shù)

FPGA(Field Programmable GateArray，現(xiàn)場(chǎng)可編程邏輯門陣列)是在PAL(可編程陣列邏輯)、GAL(可編程通用邏輯)、CPLD(復(fù)雜可編程邏輯)等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。FPGA具有靈活高效、可重復(fù)編程特性，隨著FPGA技術(shù)的快速發(fā)展，可實(shí)現(xiàn)定制性能、定制功耗、高吞吐量和低延遲，依靠其真正的硬件并行性和極大的靈活性，F(xiàn)PGA的應(yīng)用領(lǐng)域也越來越廣泛。

FPGA的內(nèi)部資源很豐富，有輸入輸出模塊、可配置邏輯單元、數(shù)字信號(hào)處理模塊、靜態(tài)隨機(jī)存儲(chǔ)器、豐富的布線資源和內(nèi)嵌專用硬核等物理模塊。FPGA的軟件設(shè)計(jì)流程主要包括設(shè)計(jì)輸入、前仿真、邏輯綜合、布局布線、時(shí)序仿真、板級(jí)驗(yàn)證等，其中，為了使得設(shè)計(jì)輸入到邏輯綜合的映射更符合實(shí)際硬件，確保設(shè)計(jì)準(zhǔn)確并滿足系統(tǒng)要求，通常還根據(jù)系統(tǒng)規(guī)范對(duì)FPGA設(shè)計(jì)進(jìn)行建模，并對(duì)模型進(jìn)行驗(yàn)證(包括仿真)。然而傳統(tǒng)的模型驗(yàn)證需要編寫大量的激勵(lì)文件，為設(shè)計(jì)文件提供激勵(lì)信號(hào)，正確實(shí)例化設(shè)計(jì)文件，將仿真數(shù)據(jù)顯示在終端波形窗口進(jìn)行分析，開發(fā)周期長(zhǎng)，靈活性差。

發(fā)明內(nèi)容

為了有效縮短產(chǎn)品研發(fā)周期，提高模型驗(yàn)證的靈活性，本發(fā)明提供了一種FPGA物理模型驗(yàn)證系統(tǒng)和一種FPGA物理模型驗(yàn)證方法。

一方面，本發(fā)明提供一種FPGA建模驗(yàn)證系統(tǒng)，包括：

寄存器配置模塊，用于在FPGA芯片的至少一個(gè)功能模塊中設(shè)置嵌入式配置寄存器，每個(gè)所述功能模塊具有對(duì)應(yīng)的軟件模型；

碼流整合模塊，用于將所述嵌入式配置寄存器的初始存儲(chǔ)值采集到所述FPGA芯片的碼流中并標(biāo)記；

板測(cè)模塊，用于將所述碼流加載到所述FPGA芯片并施加激勵(lì)信號(hào)；

反饋模塊，用于獲取所述FPGA芯片的反饋數(shù)據(jù)，并提取所述軟件模型的實(shí)測(cè)值；

比較模塊，用于比較所述實(shí)測(cè)值與預(yù)設(shè)值，得到驗(yàn)證結(jié)果。

可選的，所述寄存器配置模塊根據(jù)所述軟件模型的輸出端口的位數(shù)設(shè)置所述嵌入式配置寄存器的數(shù)量，所述嵌入式配置寄存器具有碼流賦值功能。

可選的，所述功能模塊包括查找表和與所述查找表關(guān)聯(lián)的寄存器。

可選的，所述寄存器配置模塊將與部分所述查找表關(guān)聯(lián)的寄存器設(shè)置為所述嵌入式配置寄存器。

可選的，所述寄存器配置模塊將位于部分所述查找表周圍的寄存器設(shè)置為所述嵌入式配置寄存器。

可選的，所述初始存儲(chǔ)值為0或1。

一方面，本發(fā)明提供一種FPGA建模驗(yàn)證方法，包括以下步驟：

在FPGA芯片的至少一個(gè)功能模塊中設(shè)置嵌入式配置寄存器，每個(gè)所述功能模塊具有對(duì)應(yīng)的軟件模型；

將所述嵌入式配置寄存器的初始存儲(chǔ)值采集到所述FPGA芯片的碼流中并標(biāo)記；

將所述碼流加載到所述FPGA芯片并施加激勵(lì)信號(hào)；

獲取所述FPGA芯片的反饋數(shù)據(jù)，并提取所述軟件模型的實(shí)測(cè)值；

將所述軟件模型的實(shí)測(cè)值與預(yù)設(shè)值比較，得到驗(yàn)證結(jié)果。