[發明專利]一種處理器數據存取微架構

在審

• 申請號: 202110272315.1
• 申請日: 2021-03-12
• 公開（公告）號: CN113094299A
• 公開（公告）日: 2021-07-09
• 發明（設計）人: 楊旭光
• 申請（專利權）人: 蘇州芯啟微電子科技有限公司
• 主分類號: G06F12/0879
• 分類號: G06F12/0879
• 代理公司: 暫無信息
• 代理人: 暫無信息

本發明提出一種處理器數據存取微架構，并提供一種數據存取操作的優化策略。本發明的數據存取微架構包括：讀指令隊列，寫緩沖器，和前端總線傳輸控制器。本發明能夠實際減少處理器前端總線的操作數量，提升內存系統的存取效率并降低功耗，并自動維護因為簡并、調整數據讀寫順序而引出的數據傳輸正確性問題。

技術領域

本發明屬于計算機硬件、微處理器、計算處理器設計領域，數字集成電路設計領域，具體涉及一種數據存取混合操作的優化策略及其實現方法。

背景技術

處理器中的存取單元（load-store unit/LSU）是一種特殊的執行單元，執行對內存系統的存儲和讀取的指令。經過LSU、緩存（L1 cache）以及內存管理單元（MMU）之后，指令轉化為存取微操作，最終向片內的處理器前端總線提出讀寫請求，轉化為總線傳輸操作。

專利US20110302367A1描述了一種專門為DRAM寫處理而優化的寫緩沖裝置。該發明設計了所緩沖的寫微操作進行排序（sorting）的方法，但沒有設計可支持寫混合策略與操作的優化策略方法。

專利US6496905B1描述了一種具有支持總線突發批處理（burst）功能的寫緩沖機制，明確了可以應用這種功能的存儲性質，如可緩沖性質（bufferable）和寫回存儲策略（Write Back），但沒有指出優化策略和設計方法。現代總線對于突發批處理功能可以支持不同的數據處理長度，該發明也未解決相應的優化問題。

發明內容

本發明提供一種處理器數據存取微架構，可用于核心處理器設計中LSU的設計，以解決以下問題：

對于處理器設計，支持多種混合寫策略、多種存儲性質時，化簡處理器前端總線接口的設計、片上總線效率的問題；

設計模塊化問題，總線協議的替換、可配置性問題。

為實現上述目的，本發明實施例對數據存取混合操作進行梳理，提出了針對性的優化策略和方法，再結合多種混合寫策略、多種存儲性質要求，提供了一種處理器前端總線屏蔽裝置，該總線屏蔽裝置包括：

寫緩沖器，是對混合存取操作實現優化策略的核心裝置；

讀請求隊列和前端總線傳輸級接口。

本發明的效果在于：

1、簡化了處理器前端總線邏輯的設計實現復雜度；

2、提高了處理器前端總線效率；

3、更適合在低成本嵌入式ASIC芯片上實現。

附圖說明

圖1為本發明所涉及的一種多核處理器實施例結構圖；

圖2為本發明所述寫緩沖器的設計結構圖；

圖3為本發明所述優化策略產生器和選擇器設計結構圖；

圖4為本發明所述混合寫策略的功能流程圖；

圖5為本發明所述數據存取操作的優化策略流程圖；

附圖標記說明

CPU-0 處理器頂層，包括但不限于單核架構和同構多核架構

CC CPU Core，處理器核心，即流水線架構核心

SCU Data coherence Snoop Control Unit，多核數據一致性嗅探及控制單元

SQ snoop queue，invalidation處理隊列，執行數據屏蔽、數據同步的部分功能

MMU memory management，內存塊控制單元

D$ L1 Data Cache，第一級數據緩存裝置

BB Bus Barriar，總線屏蔽裝置

Wbuf write buffer，寫緩沖器

WBC write buffer controller，寫緩沖控制器