[發明專利]一種處理器數據存取微架構

在審

• 申請號: 202110272315.1
• 申請日: 2021-03-12
• 公開（公告）號: CN113094299A
• 公開（公告）日: 2021-07-09
• 發明（設計）人: 楊旭光
• 申請（專利權）人: 蘇州芯啟微電子科技有限公司
• 主分類號: G06F12/0879
• 分類號: G06F12/0879
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.一種處理器數據存取微架構，其特征在于，包括：

讀指令隊列，處理內存讀取指令微操作，處理來自寫緩沖器旁路讀取數據的通路，和將未操作轉化為總線傳輸的讀請求，接收讀取的數據；

寫緩沖器，處理存儲指令微操作，是實現對存取操作優化策略的核心裝置；

前端總線傳輸控制器，執行優化后的總線傳輸請求，并對讀取進行仲裁。

2.根據權利要求1所述的寫緩沖器裝置，其特征在于：

由寄存器堆構成，提供寫指令的數據暫存空間，并作為優化處理的緩存；

具有優化策略產生器和選擇器，針對每一個新申請的讀寫請求，基于對處理器前端總線寫操作的多種策略做估計，判斷出最佳策略；

寫緩沖控制器，根據優化決策，處理當前的存儲操作，并管理對寄存器堆的讀寫操作，優化執行；

寫請求產生器，將寄存器堆當中的有效項進行彈出，轉化為總線傳輸操作，向前端總線申請執行。

3.根據權利要求2所述的寫緩沖器，其特征還在于：

每一個寄存項都對應有一位有效標志，以及若干位的狀態標識；

其中有效標志標識當前寄存項是否對總線就緒，是否可以發起總線請求；

其他狀態標識作為當前寄存項的就緒完成度。

4.根據權利要求2所述的寫緩沖控制器，其特征在于：

能夠將總線數據訪問請求進行提前判斷、排序，其輸入來自多級流水線的指令緩存機制。

5.根據權利要求2所述的優化策略產生器和選擇器，其特征在于：

將讀寫請求進行提前判斷、排序后，能夠產生自動簡并的優化策略，簡并目的是為優化并提高總線使用效率；

優化策略在產生器中做估計，得到估計打分，多個產生器都進行估計；

選擇器對各個產生器的打分進行最優判斷，決定最終執行的策略；優選的，選取多個優化策略產生器同時進行打分的并行設計，以達到最高的效率。

6.根據權利要求2和5所述優化策略，其特征在于：

所述優化策略使用時，所考慮的使用條件包括：

可否緩沖的數據屬性；

在不影響數據操作完整性的前提下，可否對存儲操作調整順序；

所述優化策略使用時，所達成的優化結果包括：

對地址相連、格式相容的操作進行存取筆數優化；

對帶字節使能的數據優化，其特征為，對一筆總線操作數據（Beat）的不同部分（例如byte）進行的多個操作，合并為一筆多個部分同時進行的操作；

對同一地址的多次存儲，取消尚未發出的請求，只將最新的請求發出；

對一段連續地址的寫操作，合并為突發批處理操作（burst）。