[發明專利]延遲鎖相環電路及具有該電路的半導體存儲器裝置

在審

• 申請號: 202110270307.3
• 申請日: 2021-03-12
• 公開（公告）號: CN113541680A
• 公開（公告）日: 2021-10-22
• 發明（設計）人: 崔訓對;崔佳濫
• 申請（專利權）人: 三星電子株式會社
• 主分類號: H03L7/081
• 分類號: H03L7/081;G11C16/08;G11C16/24
• 代理公司: 北京天昊聯合知識產權代理有限公司 11112
• 代理人: 趙南;張青

1.一種延遲鎖相環電路，包括：

第一選擇器電路，其被配置為響應于第一選擇信號選擇第一內部生成時鐘信號作為第一參考時鐘信號，并且響應于第二選擇信號選擇第二內部生成時鐘信號作為所述第一參考時鐘信號；

第一延遲電路，其被配置為根據碼值將所述第一參考時鐘信號延遲第一時間以生成第一時鐘信號；

第二延遲電路，其被配置為根據所述碼值將所述第一內部生成時鐘信號延遲所述第一時間來生成第二時鐘信號；

時鐘信號延遲路徑電路，其被配置為將所述第一時鐘信號延遲第二時間以生成輸出時鐘信號；

時鐘信號延遲復制電路，其被配置為將所述第二時鐘信號延遲所述第二時間以生成反饋時鐘信號；

選擇信號發生器電路，其被配置為響應于所述反饋時鐘信號的第一沿存在于第一時段內來激活所述第一選擇信號，并且響應于所述反饋時鐘信號的第一沿存在于第二時段內來激活所述第二選擇信號，所述第一時段包括在所述第一內部生成時鐘信號的第一沿之前和之后的第三時間，所述第二時段包括在所述第一內部生成時鐘信號的第二沿之前和之后的所述第三時間；以及

相位檢測和延遲控制電路，其被配置為響應于所述第一選擇信號被激活來檢測所述反饋時鐘信號和所述第一內部生成時鐘信號之間的相位差以生成第一相位差檢測信號，響應于所述第二選擇信號被激活來檢測所述反饋時鐘信號和所述第二內部生成時鐘信號之間的相位差以生成第二相位差檢測信號，并且響應于所述第一相位差檢測信號或所述第二相位差檢測信號來改變所述碼值。

2.如權利要求1所述的延遲鎖相環電路，還包括：

分頻器電路，其被配置為對輸入時鐘信號進行分頻以生成第一分頻時鐘信號和第二分頻時鐘信號，所述第一分頻時鐘信號是所述第一內部生成時鐘信號，所述第二分頻時鐘信號具有所述第一內部生成時鐘信號的反相相位并且是所述第二內部生成時鐘信號；

其中，所述選擇信號發生器電路包括：

第一檢測器電路，其被配置為響應于所述反饋時鐘信號的第一沿存在于所述第一時段內來激活第一檢測信號；

第二檢測器電路，其被配置為響應于所述反饋時鐘信號的第一沿存在于所述第二時段內來激活第二檢測信號；以及

第三檢測器電路，其被配置為響應于所述反饋時鐘信號的第一沿存在于所述第一時段內、或者存在于所述第一分頻時鐘信號的第一電平的除所述第一時段和所述第二時段之外的第三時段內來激活所述第一選擇信號，并且響應于所述反饋時鐘信號的第一沿存在于所述第二時段內、或者存在于所述第一分頻時鐘信號的第二電平的除所述第一時段和所述第二時段之外的第四時段內來激活所述第二選擇信號。

3.如權利要求2所述的延遲鎖相環電路，其中，所述分頻器電路被配置為對所述輸入時鐘信號進行分頻以進一步生成與所述第一分頻時鐘信號具有90度相位差的第三分頻時鐘信號，并且生成具有所述第三分頻時鐘信號的反相相位的第四分頻時鐘信號，并且

其中，所述延遲鎖相環電路還包括：

第二選擇器電路，其被配置為響應于所述第一選擇信號生成所述第三分頻時鐘信號作為第二參考時鐘信號，并且響應于所述第二選擇信號生成所述第四分頻時鐘信號作為所述第二參考時鐘信號；以及

第三延遲電路，其被配置為將所述第二參考時鐘信號延遲所述第一時間以生成第三時鐘信號。

4.如權利要求3所述的延遲鎖相環電路，其中，所述輸出時鐘信號具有與所述輸入時鐘信號相同的頻率和相同的相位，并且所述反饋時鐘信號具有與所述第一分頻時鐘信號相同的頻率。