[發明專利]延遲鎖相環電路及具有該電路的半導體存儲器裝置

在審

• 申請號: 202110270307.3
• 申請日: 2021-03-12
• 公開（公告）號: CN113541680A
• 公開（公告）日: 2021-10-22
• 發明（設計）人: 崔訓對;崔佳濫
• 申請（專利權）人: 三星電子株式會社
• 主分類號: H03L7/081
• 分類號: H03L7/081;G11C16/08;G11C16/24
• 代理公司: 北京天昊聯合知識產權代理有限公司 11112
• 代理人: 趙南;張青

提供一種延遲鎖相環電路及半導體存儲器裝置。延遲鎖相環電路包括相位檢測和延遲控制電路，該相位檢測和延遲控制電路被配置為響應于第一選擇信號被激活來檢測第一內部生成時鐘信號和反饋時鐘信號之間的相位差以生成第一相位差檢測信號，響應于第二選擇信號被激活來檢測第二內部生成時鐘信號和反饋時鐘信號之間的相位差以生成第二相位差檢測信號，并且響應于第一相位差檢測信號或第二相位差檢測信號來改變碼值。

相關申請的交叉引用

本申請要求于2020年4月22日在韓國知識產權局提交的韓國專利申請No.10-2020-0048631的優先權，所述申請的公開內容通過引用全部并入本文中。

技術領域

本發明構思的一些示例實施例涉及一種延遲鎖相環電路和/或具有該延遲鎖相環電路的半導體存儲器裝置。

背景技術

延遲鎖相環(DLL)電路可被配置為生成鎖相到/對準到輸入時鐘信號的相位的輸出時鐘信號。

通常，延遲鎖相環電路可包括可變延遲電路/電子線路，該可變延遲電路/電子線路包括延遲單元和相位差檢測器，該延遲單元被配置為對通過根據碼值緩沖輸入時鐘信號而生成的參考時鐘信號進行可變地延遲，并且生成延遲時鐘信號，該相位差檢測器被配置為檢測參考時鐘信號和反饋時鐘信號之間的相位差并且生成碼值，其中，所述反饋時鐘信號是通過對從延遲時鐘信號直到輸出時鐘信號被輸出的路徑進行復制而生成的。

然而，當延遲鎖相環電路執行這樣的延遲鎖相操作，該延遲鎖相操作使用通過對輸入時鐘信號進行分頻而獲得的參考時鐘信號來生成鎖相到輸入時鐘信號的輸出時鐘信號，或者生成被鎖相到占空比不是50％的輸入時鐘信號的輸出時鐘信號時，延遲鎖相環電路通過在檢測到相位差之后從輸入時鐘信號延遲一個時鐘周期以上，或者可替代地，例如，在最壞的情況下，延遲多達兩個時鐘周期，來生成鎖相到輸入時鐘信號的輸出時鐘信號。例如，延遲鎖相環電路的鎖相時間可超過輸入時鐘信號的一個時鐘周期。

發明內容

本發明構思的一些示例實施例提供一種能夠減少鎖相時間的延遲鎖相環電路、和/或具有該延遲鎖相環電路的半導體存儲器裝置。

本發明構思的示例實施例的目的不限于上述目的，并且基于本發明構思的以下描述，本領域的普通技術人員將清楚地理解其它未提及的目的。

根據本發明構思的一些示例實施例，一種延遲鎖相環電路包括：第一選擇器電路，其被配置為響應于第一選擇信號選擇第一內部生成時鐘信號作為第一參考時鐘信號，并且響應于第二選擇信號選擇第二內部生成時鐘信號作為第一參考時鐘信號；第一延遲電路，其被配置為根據碼值將第一參考時鐘信號延遲第一時間以生成第一時鐘信號；第二延遲電路，其被配置為根據碼值將第一內部生成時鐘信號延遲第一時間以生成第二時鐘信號；時鐘信號延遲路徑電路，其被配置為將第一時鐘信號延遲第二時間以生成輸出時鐘信號；時鐘信號延遲復制電路，其被配置為將第二時鐘信號延遲第二時間以生成反饋時鐘信號；選擇信號發生器電路，其被配置為響應于反饋時鐘信號的第一沿存在于第一時段內來激活第一選擇信號，并且響應于反饋時鐘信號的第一沿存在于第二時段內來激活第二選擇信號，所述第一時段包括在第一內部生成時鐘信號的第一沿之前和之后的第三時間，所述第二時段包括在第一內部生成時鐘信號的第二沿之前和之后的第三時間；以及相位檢測和延遲控制電路，其被配置為響應于第一選擇信號被激活來檢測反饋時鐘信號和第一內部生成時鐘信號之間的相位差以生成第一相位差檢測信號，響應于第二選擇信號被激活來檢測反饋時鐘信號和第二內部生成時鐘信號之間的相位差以生成第二相位差檢測信號，并且響應于第一相位差檢測信號或第二相位差檢測信號來改變碼值。