[發明專利]一種物理不可克隆函數電路及其操作方法

有效

• 申請號: 202110267847.6
• 申請日: 2021-03-12
• 公開（公告）號: CN113096709B
• 公開（公告）日: 2022-03-29
• 發明（設計）人: 王興晟;郭凱;宋玉潔;陽帆;繆向水
• 申請（專利權）人: 華中科技大學
• 主分類號: G11C16/10
• 分類號: G11C16/10;G11C16/24;G11C29/00
• 代理公司: 華中科技大學專利中心 42201
• 代理人: 祝丹晴

1.一種物理不可克隆函數電路，其特征在于，包括：控制模塊、憶阻器陣列和比較放大電路；

所述控制模塊分別與所述憶阻器陣列的各字線和位線相連；所述憶阻器陣列的源線與所述比較放大電路的第一輸入端相連，所述比較放大電路的第二輸入端接入參考電壓V_ref；

所述控制模塊用于基于外部輸入的激勵信號選中所述憶阻器陣列中第i行、第j列的憶阻器單元和第i行、第j+1列的憶阻器單元；將所述憶阻器陣列的第i行導通，并在所述憶阻器陣列的第j列上施加高電平信號，所述憶阻器陣列的第j+1列上施加低電平信號，其余各列上均處于懸空狀態，以使所選中的憶阻器單元構成串聯電路進行分壓操作，所述憶阻器陣列第i行所在的源線輸出即為串聯電路中間分壓點處的分壓信號；其中，i＝0,1,2,...m-1；j＝0,1,2,...n-2；m為所述憶阻器陣列的行數，n為所述憶阻器陣列的列數；

所述比較放大電路用于比較分壓信號與參考電壓V_ref的大小，得到響應信號。

2.根據權利要求1所述的物理不可克隆函數電路，其特征在于，所述控制模塊包括：邏輯控制單元、字線譯碼器、位線譯碼器和晶體管開關陣列；

所述邏輯控制單元的輸出端分別與所述字線譯碼器的輸入端、所述位線譯碼器的輸入端、所述晶體管開關陣列的輸入端和所述比較放大電路的使能端相連；所述字線譯碼器的輸出端與所述憶阻器陣列的各字線相連，所述位線譯碼器的輸出端與所述晶體管開關陣列的使能端相連；所述晶體管開關陣列的輸出端與所述憶阻器陣列的各位線相連；所述晶體管開關陣列中的晶體管數量與所述憶阻器陣列的列數相同，所述晶體管開關陣列中每個晶體管的輸出端與所述憶阻器陣列中的每條位線一一對應相連；

所述邏輯控制單元用于控制所述字線譯碼器對激勵信號中的行地址信息進行譯碼，得到所述憶阻器陣列的行選中地址，以確定所述憶阻器陣列的選中行i，并將選中行i上的憶阻器單元導通；

控制位線譯碼器對外部激勵中的列地址信息進行譯碼，得到憶阻器陣列的列選中地址，以確定所述憶阻器陣列的選中列j和選中列j+1；控制所述晶體管開關陣列打開對應的晶體管開關，以使選中列j所在的位線接收高電平信號，選中列j+1所在的位線接收低電平信號，從而使所選中的第i行、第j列的憶阻器單元和第i行、第j+1列的憶阻器單元導通并構成串聯電路進行分壓操作，未選中的憶阻器單元全部置為未導通狀態。

3.根據權利要求2所述的物理不可克隆函數電路，其特征在于，所述晶體管開關陣列中的晶體管為NMOS管，其柵極為晶體管的使能端，漏極為晶體管的輸入端，源極為晶體管的輸出端。

4.根據權利要求1所述的物理不可克隆函數電路，其特征在于，所述比較放大電路為靈敏放大器。

5.根據權利要求1所述的物理不可克隆函數電路，其特征在于，將所述憶阻器陣列中每個憶阻器單元經過forming和reset操作之后的高阻態所形成的隨機阻值分布作為PUF密鑰的熵源。

6.根據權利要求1所述的物理不可克隆函數電路，其特征在于，若所述分壓信號小于所述參考電壓V_ref，則所述響應信號為“0”；否則，所述響應信號為“1”。

7.根據權利要求1-6任意一項所述的物理不可克隆函數電路，其特征在于，所述憶阻器陣列的各源線連接在同一條總線上，并通過所述總線與所述比較放大電路的第一輸入端相連；

所述參考電壓V_ref為所述憶阻器陣列中所有憶阻器單元均呈高阻態狀態時，所有憶阻器單元電壓值的中位數。

8.根據權利要求1-6任意一項所述的物理不可克隆函數電路，其特征在于，所述比較放大電路的個數與憶阻器陣列的行數相同；每個比較放大電路的第一輸入端與所述憶阻器陣列中的每條源線一一對應相連；

各比較放大電路接入的所述參考電壓V_ref為與該比較放大電路對應相連的源線上的所有憶阻器單元均呈高阻態狀態時，該源線上所有憶阻器單元電壓值的中位數。