[發明專利]錯誤檢測碼生成電路以及包括其的存儲器控制器

有效

• 申請號: 202110263452.9
• 申請日: 2017-12-01
• 公開（公告）號: CN113010346B
• 公開（公告）日: 2023-01-13
• 發明（設計）人: 車相彥;柳睿信;金榮植;杜粹然
• 申請（專利權）人: 三星電子株式會社
• 主分類號: G06F11/10
• 分類號: G06F11/10;H03M13/09;H03M13/29
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 李文穎

一種半導體設備的錯誤檢測碼生成電路包括第一循環冗余校驗(CRC)引擎、第二CRC引擎和輸出選擇引擎。第一CRC引擎響應于模式信號，基于多個第一單位數據和第一DBI位，使用第一生成矩陣來生成第一錯誤檢測碼位。第二CRC引擎響應于模式信號，基于多個第二單位數據和第二DBI位，使用第二生成矩陣來生成第二錯誤檢測碼位。輸出選擇引擎響應于模式信號，通過合并第一錯誤檢測碼位和第二錯誤檢測碼位來生成最終錯誤檢測碼位。第一生成矩陣與第二生成矩陣相同。

本申請是申請日為2017年12月01日、申請號為201711248279.5、發明名稱為“錯誤檢測碼生成電路以及包括其的存儲器控制器”的發明專利申請的分案申請。

相關申請的交叉引用

本專利申請要求于2016年12月2日在韓國知識產權局提交的韓國專利申請第10-2016-0163223號的優先權，其公開內容通過引用整體并入本文。

技術領域

本發明構思涉及存儲器，并且更具體地涉及半導體設備的錯誤檢測碼生成電路、包括該電路的存儲器控制器以及包括該電路的半導體存儲器設備。

背景技術

半導體存儲器設備可以被分類為在斷電之后保持所存儲的信息的非易失性存儲器設備以及在斷電時丟失內容的易失性存儲器設備。快閃存儲器設備是非易失性存儲器設備的示例，而動態隨機存取存儲器(DRAM)是易失性存儲器設備的示例。DRAM由于其高速操作和成本效率而被用于系統存儲器。然而，隨著DRAM的尺寸縮小，DRAM中的存儲單元的位錯誤會增加，并且因此DRAM的產率會降低。

發明內容

根據本發明構思的示例性實施例，一種半導體設備的錯誤檢測碼生成電路包括第一循環冗余校驗(CRC)引擎、第二CRC引擎和輸出選擇引擎。第一CRC引擎響應于模式信號，基于多個第一單位數據和第一數據總線反轉(DBI)位，使用第一生成矩陣來生成第一錯誤檢測碼位，第一DBI位中的每個指示第一單位數據的相應位是否被反轉。模式信號指示碼率模式。第二CRC引擎響應于模式信號，基于多個第二單位數據和第二DBI位，使用第二生成矩陣來生成第二錯誤檢測碼位，第二DBI位中的每個指示第二單位數據的相應位是否被反轉。輸出選擇引擎響應于模式信號，通過合并第一錯誤檢測碼位和第二錯誤檢測碼位來生成最終錯誤檢測碼位。第一生成矩陣與第二生成矩陣相同。

根據本發明構思的示例性實施例，一種存儲器控制器包括錯誤檢測碼生成電路和錯誤檢測器。錯誤檢測碼生成電路響應于模式信號來進行下述操作：基于多個第一單位數據和第一DBI位來生成第一錯誤檢測碼位，第一DBI位中的每個指示第一單位數據的相應位是否被反轉；基于多個第二單位數據和第二DBI位來生成第二錯誤檢測碼位，其二DBI位中的每個指示第二單位數據的相應位是否被反轉；以及通過合并第一錯誤檢測碼位和第二錯誤檢測碼位來生成最終錯誤檢測碼位。模式信號指示碼率模式并且第一單位數據和第二單位數據被包括在主數據中。錯誤檢測器基于返回的最終錯誤檢測碼位和最終錯誤檢測碼位來檢測要發送到半導體存儲器設備的主數據的錯誤。半導體存儲器設備接收主數據、第一DBI位和第二DBI位并生成返回的最終錯誤檢測碼位。錯誤檢測碼生成電路通過使用相同的生成矩陣來生成第一錯誤檢測碼位和第二錯誤檢測碼位。