[發明專利]具有相同的指令集架構(ISA)的非對稱性能多核架構

在審

• 申請號: 202110256803.3
• 申請日: 2012-12-06
• 公開（公告）號: CN112947736A
• 公開（公告）日: 2021-06-11
• 發明（設計）人: G·瓦格斯;S·S·加哈吉達;D·T·馬爾
• 申請（專利權）人: 英特爾公司
• 主分類號: G06F1/3206
• 分類號: G06F1/3206;G06F1/3293;G06F13/40;G06F9/50
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 陳依心;黃嵩泉

本申請涉及具有相同的指令集架構(ISA)的非對稱性能多核架構。根據本申請，描述了一種方法，該方法包括允許多核處理器的各核的操作，使得兩種核都用相同的指令集支持各自的軟件例程，在一組相同的所施加的供電電壓和工作頻率下，第一核比第二核具有更高的性能且消耗更多的功率。

本申請是針對分案申請201810311226.1再次提出的分案申請。分案申請201810311226.1是PCT國際申請號為PCT/US2012/068274、國際申請日為2012年12月6日、進入中國國家階段的申請號為201280063860.9，題為“具有相同的指令集架構(ISA)的非對稱性能多核架構”的申請的分案申請。

技術領域

本發明的領域通常涉及計算系統架構，且尤其涉及具有相同的指令集架構(ISA)的非對稱性能多核架構。

背景技術

圖1示出典型的多核處理器100_1。如圖1中可見，多核處理器100_1包括在相一半導體管芯100_1上的多個處理器核101_1到101_N。處理器核中的每一個通常包含用于緩存數據和/或指令的至少一個緩存層。交換組織結構102把處理器核101_1到101_N彼此互連起來，并將其互連到一個或多個附加的緩存層103_1到103_N。根據一種方法，處理器101_1到101_N和一個或多個緩存層具有內部一致性邏輯，例如，以便防止兩個不同的核并發地修改相同的數據項。

還包括系統存儲器接口(它也可以包括附加的一致性邏輯)104。在這里，如果核請求具有所需要的指令或數據項的特定的緩存線，并且，在任何緩存層中都找不到該緩存線，則把該請求提交給系統存儲器接口104。如果所尋找的緩存線不在直接耦合到接口104的系統存儲器105_1中，則通過系統網絡接口106把該請求轉發給另一多核處理器，以便從其本地系統存儲器(例如，多核處理器100_X的系統存儲器105_X)取出所期望的數據/指令。在多處理器核100_1到100_X之間存在分組交換網絡107，以便支持這些種類的系統存儲器請求。

多處理器核上還包括到系統I/O組件108_1到108_Y的接口(例如，諸如硬盤驅動器、打印機、外部網絡接口等等的深度非易失性存儲)。這些接口可以采取諸如高速以太網接口和/或高速PCIe接口等的高速鏈路接口的形式。

一些多核處理器也可以具有到交換組織結構102的端口105，以便向上擴展與相同的(也向上擴展的)緩存結構相關聯的處理器核的數量。例如，如圖1可見，多處理器核101_1和101_2通過交換組織結構端口105耦合，以便有效地形成共享公共緩存結構的2N個核的平臺(處理器100_2通過到其交換組織結構的相似的端口耦合到處理器100_1)。

附圖簡要說明

在附圖的各圖中，作為示例而非限制闡釋本發明，附圖中，類似的標號指示相似的元素，且附圖中：

圖1示出多核處理器和周圍的計算機系統(現有技術)；

圖2示出功率管理策略(現有技術)；

圖3示出邏輯門驅動電路；

圖4示出具有支持相同的指令集的高功率核和低功率核的多核處理器；

圖5比較高功率核和低功率核的功率消耗；

圖6示出第一功率管理方法；

圖7示出第二功率管理方法；

圖8示出一種設計方法。

具體實施方式

計算系統功率消耗正變得越來越受到關注。因而，多種不同的功率管理方案被合并到現代計算系統中。通常，系統的功率管理組件將隨著系統的工作量增加而擴展系統的處理性能，且隨著系統的工作量減少而縮減系統的處理性能。由于系統的功率消耗與其性能能力強相關，降低系統的處理性能對應于功率節省。