[發明專利]具有相同的指令集架構(ISA)的非對稱性能多核架構

在審

• 申請號: 202110256803.3
• 申請日: 2012-12-06
• 公開（公告）號: CN112947736A
• 公開（公告）日: 2021-06-11
• 發明（設計）人: G·瓦格斯;S·S·加哈吉達;D·T·馬爾
• 申請（專利權）人: 英特爾公司
• 主分類號: G06F1/3206
• 分類號: G06F1/3206;G06F1/3293;G06F13/40;G06F9/50
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 陳依心;黃嵩泉

1.一種多核處理器，包括：

支持相同指令集的第一多個核和第二多個核，其中，所述第一多個核比所述第二多個核具有更高性能并且消耗更多功率；

緩存，由所述第一多個核和所述第二多個核共享；以及

功率管理硬件，用于啟用和禁用所述第一多個核和所述第二多個核，其中，所述功率管理硬件用于基于對所述多核處理器的需求來控制所述第一多個核和所述第二多個核的核組合。

2.如權利要求1所述的多核處理器，其中，所述第二多個核中的每一個核具有比所述第一多個核中的每一個核的最大工作頻率更低的最大工作頻率。

3.如權利要求1所述的多核處理器，其中，所述第一多個核中的每一個核和所述第二多個核中的每一個核包括其中相應的緩存。

4.如權利要求3所述的多核處理器，其中，所述第一多個核中的每一個核進一步包括其中用于數據的緩存和用于指令的緩存。

5.如權利要求1所述的多核處理器，其中，所述核組合包括其中所述第一多個核中的一些核但不是所有核和所述第二多個核被啟用的狀態。

6.如權利要求1所述的多核處理器，進一步包括系統存儲器接口，所述系統存儲器接口用于耦合至系統存儲器以搜索由所述第一多個核和所述第二多個核中的任意核請求的在所述緩存中未找到的緩存線。

7.如權利要求1所述的多核處理器，其中，所述第一多個核至少為三個。

8.如權利要求1所述的多核處理器，進一步包括一致性邏輯電路，所述一致性邏輯電路用于維護由所述第一多個核和所述第二多個核共享的所述緩存中的緩存一致性。

9.一種非瞬態機器可讀介質，其包含程序代碼，所述程序代碼當被機器所處理時，致使方法被執行，所述方法包括：

由在多核處理器上執行的操作系統監視對所述多核處理器的需求，其中，所述多核處理器包括支持相同指令集的第一多個核和第二多個核以及緩存，所述第一多個核比所述第二多個核具有更高性能并且消耗更多功率，所述緩存由所述第一多個核和所述第二多個核共享；以及

基于所述需求利用所述多核處理器的功率管理硬件來控制所述第一多個核和所述第二多個核的核組合。

10.一種多核處理器的設計方法，包括：

為處理器核中的每一個創建高級行為描述；

將所述高級行為描述綜合到RTL級網表；

針對每一個高功率核，基于高功率設計庫，將所述RTL級網表綜合到對應的較高功率核門級網表；

針對每一個低功率核，基于低功率設計庫，將所述RTL級網表綜合到對應較低功率核門級網表；

針對所述較高功率核門級網表和所述較低功率核門級網表，分別開展布局和時序分析，得到晶體管級網表；

基于所述晶體管級網表進行設計布局；

執行清潔制造接地規則檢查。