[發(fā)明專利]信息處理裝置以及計算機可讀介質

在審

• 申請?zhí)枺?/td>: 202110239529.9
• 申請日: 2021-03-04
• 公開（公告）號: CN114116597A
• 公開（公告）日: 2022-03-01
• 發(fā)明（設計）人: 石渡雅廣
• 申請（專利權）人: 富士膠片商業(yè)創(chuàng)新有限公司
• 主分類號: G06F15/78
• 分類號: G06F15/78;G06F13/16
• 代理公司: 北京三友知識產權代理有限公司 11127
• 代理人: 韓香花;崔成哲

1.一種信息處理裝置，其具有與可編程邏輯電路連接的處理器，

所述處理器在初始化時，將所述可編程邏輯電路的第1區(qū)域重構為存儲數(shù)據的第1存儲器，

所述處理器將所述可編程邏輯電路的與所述第1區(qū)域不同的第2區(qū)域重構為使用所述第1存儲器的第1運算電路，

所述處理器在將被重構為所述第1運算電路的所述第2區(qū)域重構為與該第1運算電路不同的第2運算電路的情況下，將所述第1存儲器使用于該第2運算電路。

2.根據權利要求1所述的信息處理裝置，其中，

所述處理器除了所述可編程邏輯電路的所述初始化時之外，不重構所述第1區(qū)域。

3.根據權利要求1或2所述的信息處理裝置，其中，

所述處理器在將所述第2區(qū)域重構為所述第1運算電路時，在該第1運算電路所使用的所述第1存儲器的存儲容量不足的情況下，將所述可編程邏輯電路的第3區(qū)域重構為補充該存儲容量的第2存儲器。

4.根據權利要求1至3中任意一項所述的信息處理裝置，其中，

所述處理器在將所述第2區(qū)域重構為所述第1運算電路時，將所述可編程邏輯電路的第4區(qū)域重構為控制該第1運算電路對所述第1存儲器的訪問的控制電路。

5.根據權利要求1或2所述的信息處理裝置，其中，

所述處理器在將所述第2區(qū)域重構為所述第1運算電路時，在該第1運算電路所使用的所述第1存儲器的存儲容量不足的情況下，將所述可編程邏輯電路的第3區(qū)域重構為補充該存儲容量的第2存儲器，

所述處理器將所述可編程邏輯電路的第4區(qū)域重構為分別控制所述第1運算電路對所述第1存儲器以及所述第2存儲器的訪問的控制電路。

6.根據權利要求4或5所述的信息處理裝置，其中，

所述第4區(qū)域與所述第1區(qū)域之間的距離比所述第2區(qū)域與所述第1區(qū)域之間的距離小。

7.根據權利要求6所述的信息處理裝置，其中，

所述第4區(qū)域與所述第1區(qū)域相鄰。

8.根據權利要求1至7中任意一項所述的信息處理裝置，其中，

所述可編程邏輯電路具有排列成格子狀的多個邏輯塊，

所述第2區(qū)域是矩形。

9.根據權利要求8所述的信息處理裝置，其中，

所述第1區(qū)域統(tǒng)一成規(guī)定的寬度。

10.一種計算機可讀介質，其存儲有使計算機執(zhí)行處理的程序，

所述處理具有如下步驟：

使具有與可編程邏輯電路連接的處理器的計算機在初始化時將所述可編程邏輯電路的第1區(qū)域重構為存儲數(shù)據的第1存儲器的步驟；以及

使具有與可編程邏輯電路連接的處理器的計算機將所述可編程邏輯電路的與所述第1區(qū)域不同的第2區(qū)域重構為使用所述第1存儲器的第1運算電路的步驟，

在將被重構為所述第1運算電路的所述第2區(qū)域重構為與該第1運算電路不同的第2運算電路的情況下，以將所述第1存儲器使用于該第2運算電路的方式控制所述計算機。