[發明專利]信息處理裝置以及計算機可讀介質

在審

• 申請號: 202110239529.9
• 申請日: 2021-03-04
• 公開（公告）號: CN114116597A
• 公開（公告）日: 2022-03-01
• 發明（設計）人: 石渡雅廣
• 申請（專利權）人: 富士膠片商業創新有限公司
• 主分類號: G06F15/78
• 分類號: G06F15/78;G06F13/16
• 代理公司: 北京三友知識產權代理有限公司 11127
• 代理人: 韓香花;崔成哲

本發明提供信息處理裝置以及計算機可讀介質。信息處理裝置具有與可編程邏輯電路連接的處理器，所述處理器在初始化時，將所述可編程邏輯電路的第1區域重構為存儲數據的第1存儲器，將所述可編程邏輯電路的與所述第1區域不同的第2區域重構為使用所述第1存儲器的第1運算電路，在將被重構為所述第1運算電路的所述第2區域重構為與該第1運算電路不同的第2運算電路的情況下，將所述第1存儲器使用于該第2運算電路。

技術領域

本公開涉及信息處理裝置以及計算機可讀介質。

背景技術

日本特開2007-157075號公報公開了信息存儲裝置，所述信息存儲裝置若在存儲器單元內檢測到不良，則以將與該存儲器單元連接的所有選擇線跟與救濟用存儲器單元相連的控制信號線連接的方式進行重構。

并且，日本特開2006-18452號公報公開了半導體裝置，所述半導體裝置根據從控制自身狀態的控制電路供給的結構信息，動態地變更存儲器相對于存儲器端口的分配來重構存儲器區域。

并且，日本特開2007-323164號公報公開了無需將復位時工作的存儲器的初始化電路設置為專用電路的可重配置的集成電路裝置。

發明內容

由于FPGA(field-programmable gate array)等可編程邏輯電路的重構所需的時間越拖延，則處理越延遲，因此希望待重構區域的尺寸盡可能小。

本公開的目的在于，與在可編程邏輯電路中對實現功能的模塊進行重構時該模塊中所使用的所有存儲器也進行重構的情況相比，縮短重構所需的時間。

根據本公開的第1方案，提供一種信息處理裝置，其具有與可編程邏輯電路連接的處理器，所述處理器在初始化時，將所述可編程邏輯電路的第1區域重構為存儲數據的第1存儲器，所述處理器將所述可編程邏輯電路的與所述第1區域不同的第2區域重構為使用所述第1存儲器的第1運算電路，所述處理器在將被重構為所述第1運算電路的所述第2區域重構為與該第1運算電路不同的第2運算電路的情況下，將所述第1存儲器使用于該第2運算電路。

根據本公開的第2方案，所述處理器除了所述可編程邏輯電路的所述初始化時之外，不重構所述第1區域。

根據本公開的第3方案，所述處理器在將所述第2區域重構為所述第1運算電路時，在該第1運算電路所使用的所述第1存儲器的存儲容量不足的情況下，將所述可編程邏輯電路的第3區域重構為補充該存儲容量的第2存儲器。

根據本公開的第4方案，所述處理器在將所述第2區域重構為所述第1運算電路時，將所述可編程邏輯電路的第4區域重構為控制該第1運算電路對所述第1存儲器的訪問的控制電路。

根據本公開的第5方案，所述處理器在將所述第2區域重構為所述第1運算電路時，在該第1運算電路所使用的所述第1存儲器的存儲容量不足的情況下，將所述可編程邏輯電路的第3區域重構為補充該存儲容量的第2存儲器，所述處理器將所述可編程邏輯電路的第4區域重構為分別控制所述第1運算電路對所述第1存儲器以及所述第2存儲器的訪問的控制電路。

根據本公開的第6方案，所述第4區域與所述第1區域之間的距離比所述第2區域與所述第1區域之間的距離小。

根據本公開的第7方案，所述第4區域與所述第1區域相鄰。

根據本公開的第8方案，所述可編程邏輯電路具有排列成格子狀的多個邏輯塊，所述第2區域是矩形。

根據本公開的第9方案，所述第1區域統一成規定的寬度。