[發明專利]一種多bit輸入與多bit權重乘累加的存內計算單元

有效

• 申請號: 202110238050.3
• 申請日: 2021-03-04
• 公開（公告）號: CN112599165B
• 公開（公告）日: 2021-06-29
• 發明（設計）人: 喬樹山;李潤成;尚德龍;周玉梅
• 申請（專利權）人: 中科院微電子研究所南京智能技術研究院
• 主分類號: G11C11/413
• 分類號: G11C11/413
• 代理公司: 北京高沃律師事務所 11569
• 代理人: 杜陽陽

本發明涉及一種多bit輸入與多bit權重乘累加的存內計算單元，其特征在于，包括輸入端、多個6管SRAM存儲單元、累加電容和輸出線；各所述6管SRAM存儲單元的字線分別與所述輸入端連接，各所述6管SRAM存儲單元的位線通過開關與所述累加電容的第一端連接，所述累加電容的第一端通過開關與輸出線連接；所述輸入端用于輸入不同脈寬的輸入信號，所述累加電容用于累加各所述6管SRAM存儲單元的位線上的電壓。本發明實現了減小了面積的多位運算。

技術領域

本發明涉及存內計算技術領域，特別是涉及一種多bit輸入與多bit權重乘累加的存內計算單元。

背景技術

卷積神經網絡（CNNs）在大規模識別任務中的精度得到了前所未有的提高。然而，算法復雜度和內存訪問限制了CNN硬件的能量效率和加速速度。

現階段中常見的單元電路大多需要8管甚至更多來實現1bit*1bit的計算，相對來說面積更大，復雜度也更高。且為了適應硬件電路，一部分的存算方案將權重值和輸入值都簡化為了1bit的數，這會對識別的精度產生一定的影響。

發明內容

本發明的目的是提供一種多bit輸入與多bit權重乘累加的存內計算單元，實現了減小了面積的多位運算。

為實現上述目的，本發明提供了如下方案：

一種多bit輸入與多bit權重乘累加的存內計算單元，包括輸入端、多個6管SRAM存儲單元、累加電容和輸出線；

各所述6管SRAM存儲單元的字線分別與所述輸入端連接，各所述6管SRAM存儲單元的位線通過開關與所述累加電容的第一端連接，所述累加電容的第一端通過開關與輸出線連接；

所述輸入端用于輸入不同脈寬的輸入信號，所述累加電容用于累加各所述6管SRAM存儲單元的位線上的電壓。

可選地，各所述6管SRAM存儲單元的字線分別通過開關與所述輸入端連接。

可選地，所述6管SRAM存儲單元的數量為3。

可選地，所述6管SRAM存儲單元存儲的權重值為高電平的個數。

可選地，各所述6管SRAM存儲單元的位線共線并通過開關與所述累加電容的第一端連接。

可選地，各所述6管SRAM存儲單元的反位線共線。

可選地，所述輸入端輸入的信號為矩形脈沖信號。

可選地，所述累加電容的第二端接地。

根據本發明提供的具體實施例，本發明公開了以下技術效果：

本發明一種多bit輸入與多bit權重乘累加的存內計算單元，通過輸入端輸入不同脈寬的輸入信號，累加電容累加各所述6管SRAM存儲單元的位線上的電壓，實現多bit輸入與多bit權重乘累加的存內計算，減小單元電路的面積，降低了復雜度，從而提高了計算準確度。

附圖說明

為了更清楚地說明本發明實施例或現有技術中的技術方案，下面將對實施例中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明的一些實施例，對于本領域普通技術人員來講，在不付出創造性勞動性的前提下，還可以根據這些附圖獲得其他的附圖。

圖1為本發明一種多bit輸入與多bit權重乘累加的存內計算單元結構示意圖；

圖2為本發明存內計算單元中累計電容電壓隨時間變化示意圖；

圖3為本發明存內計算單元中輸入信號隨時間變化示意圖。

具體實施方式