[發明專利]一種多bit輸入與多bit權重乘累加的存內計算單元有效
| 申請號： | 202110238050.3 | 申請日： | 2021-03-04 |
| 公開（公告）號： | CN112599165B | 公開（公告）日： | 2021-06-29 |
| 發明（設計）人： | 喬樹山;李潤成;尚德龍;周玉梅 | 申請（專利權）人： | 中科院微電子研究所南京智能技術研究院 |
| 主分類號： | G11C11/413 | 分類號： | G11C11/413 |
| 代理公司： | 北京高沃律師事務所 11569 | 代理人： | 杜陽陽 |
| 地址： | 211100 江蘇省南京市江寧*** | 國省代碼： | 江蘇;32 |
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| 摘要： | |||
| 搜索關鍵詞： | 一種 bit 輸入 權重 累加 計算 單元 | ||
1.一種多bit輸入與多bit權重乘累加的存內計算單元，其特征在于，包括輸入端、多個6管SRAM存儲單元、累加電容和輸出線；
各所述6管SRAM存儲單元的字線分別與所述輸入端連接，各所述6管SRAM存儲單元的位線通過開關與所述累加電容的第一端連接，所述累加電容的第一端通過開關與輸出線連接；
累加階段閉合6管SRAM存儲單元的位線與所述累加電容之間的開關，斷開所述累加電容與輸出線之間的開關，完成計算后斷開6管SRAM存儲單元的位線與所述累加電容之間開關，閉合所述累加電容與輸出線之間的開關，將結果送到輸出線上；
所述輸入端用于輸入不同脈寬的輸入信號，所述累加電容用于累加各所述6管SRAM存儲單元的位線上的電壓；
各所述6管SRAM存儲單元的字線分別通過開關與所述輸入端連接，各開關用于控制權重的寫入；
所述6管SRAM存儲單元的數量為3，一列上的3個6管SRAM存儲單元的字線通過開關連到同一個輸入端口上，當存入權重值時，通過開關按照順序依次打開三個存儲單元的字線，分別為輸入[0]，輸入[1]，輸入[2]。
2.根據權利要求1所述的多bit輸入與多bit權重乘累加的存內計算單元，其特征在于，所述6管SRAM存儲單元存儲的權重值為高電平的個數。
3.根據權利要求1所述的多bit輸入與多bit權重乘累加的存內計算單元，其特征在于，各所述6管SRAM存儲單元的位線共線并通過開關與所述累加電容的第一端連接。
4.根據權利要求1所述的多bit輸入與多bit權重乘累加的存內計算單元，其特征在于，各所述6管SRAM存儲單元的反位線共線。
5.根據權利要求1所述的多bit輸入與多bit權重乘累加的存內計算單元，其特征在于，所述輸入端輸入的信號為矩形脈沖信號。
6.根據權利要求1所述的多bit輸入與多bit權重乘累加的存內計算單元，其特征在于，所述累加電容的第二端接地。
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