[發明專利]多基島芯片封裝結構以及封裝方法

在審

• 申請號: 202110236868.1
• 申請日: 2021-03-03
• 公開（公告）號: CN112820723A
• 公開（公告）日: 2021-05-18
• 發明（設計）人: 汪金;張超
• 申請（專利權）人: 華源智信半導體（深圳）有限公司
• 主分類號: H01L25/07
• 分類號: H01L25/07;H01L21/98;H01L23/495;H01L21/50
• 代理公司: 上海慧晗知識產權代理事務所(普通合伙) 31343
• 代理人: 徐海晟

本發明提供了一種多基島芯片封裝結構以及封裝方法，其中的多基島芯片封裝結構，包括框架與M個第一目標裸片、M個第二目標裸片，所述框架包括M個基島；不同第一目標裸片設于不同基島，所述M個第一目標裸片為相同的裸片，所述M個第一目標裸片的中心沿第一方向依次分布，所述M個第一目標裸片相對于所述第一方向的偏轉角度是相同的；不同第二目標裸片設于不同基島，所述M個第二目標裸片為相同的裸片，所述M個第二目標裸片的中心沿第一方向依次分布，所述M個第二目標裸片相對于所述第一方向的偏轉角度是相同的。

技術領域

本發明涉及芯片封裝領域，尤其涉及一種多基島芯片封裝結構以及封裝方法。

背景技術

半導體封裝是指將通過測試的晶圓按照產品型號及功能需求加工得到的獨立芯片進行封裝的過程。封裝過程為：來自晶片廠的晶圓通過切割工藝后被切割為小的晶片(Die)，然后將切割好的晶片用貼裝到相應的基板的對應基島上，再利用超細的金屬(金、銀、銅)導線將晶片的接合焊盤(Bond Pad)連接到基板的相應引腳(Lead)，并構成所要求的電路；然后再對獨立的晶片用注塑或環氧樹脂的方式加以封裝保護，塑封之后還要進行切筋，鍍錫，包裝。封裝完成后進行成品測試(Test)和包裝(Packing)等工序，最后入庫出貨。

作為半導體封裝框架具有多種分類，SOP(即Small Outline Package)和QSOP(Quarter Small Outline Package)是表面貼裝型封裝框架的小部分代表性產品，被廣泛使用。其中SOP按管腳數量比較常規地分為7L、8L，QSOP一般指管腳數較多的產品，比如24L。

現有技術中，每裝片一次就需要固化一次，而固化需要時間比較久，使得芯片的生產周期太長，以8L規格的半導體封裝方法為例，生產一批產品裝片1次需要4小時，更換產品一次需要1小時，固化一次需要2.5小時，故生產完裝片和固化需要37.5小時。

發明內容

本發明提供一種多基島芯片封裝結構以及封裝方法，以解決生產時間過長的問題。

根據本發明的第一方面，提供了一種多基島封裝結構，包括框架與M個第一目標裸片、M個第二目標裸片，所述框架包括M個基島；

不同第一目標裸片設于不同基島，所述M個第一目標裸片為相同的裸片，所述M個第一目標裸片的中心沿第一方向依次分布，所述M個第一目標裸片相對于所述第一方向的偏轉角度是相同的；

不同第二目標裸片設于不同基島，所述M個第二目標裸片為相同的裸片，所述M個第二目標裸片的中心沿第一方向依次分布，所述M個第二目標裸片相對于所述第一方向的偏轉角度是相同的。

可選的，所述多基島封裝結構還包括驅動芯片，所述驅動芯片連接所述M個第一目標裸片與所述M個第二目標裸片的柵極。

可選的，所述驅動芯片同時設于對應的兩個相鄰的基島之上。

可選的，所述多基島封裝結構包括多個引線和引腳，所述多個引線包括以下至少之一：

連接于所述第一目標裸片與對應引腳之間的第一引線；

連接于所述第二目標裸片與對應引腳之間的第二引線；

連接于所述第一目標裸片之間的第三引線；

連接于所述第二目標裸片之間的第四引線；

連接于所述驅動芯片與所述第一目標裸片之間的第五引線；

連接于所述驅動芯片與所述第二目標裸片之間的第六引線；

連接于所述驅動芯片與對應引腳之間的第七引線；

連接于所述驅動芯片與對應基島之間的第八引線。