[發明專利]半導體器件的制造方法

有效

• 申請號: 202110236077.9
• 申請日: 2021-03-03
• 公開（公告）號: CN113035699B
• 公開（公告）日: 2023-02-10
• 發明（設計）人: 伍林;趙志超
• 申請（專利權）人: 廣州粵芯半導體技術有限公司
• 主分類號: H01L21/28
• 分類號: H01L21/28
• 代理公司: 上海思捷知識產權代理有限公司 31295
• 代理人: 羅磊

本發明提供了一種半導體器件的制造方法，包括：提供襯底，所述襯底上依次形成有柵氧化層及柵極材料層；進行具有第一偏置電壓和第一工藝時間的主刻蝕，刻蝕部分厚度的所述柵極材料層；進行具有第二偏置電壓和第二工藝時間的著陸刻蝕，刻蝕剩余的所述柵極材料層以形成柵極；其中，所述主刻蝕的過程中所述柵極材料層對所述柵氧化層的第一選擇比小于所述著陸刻蝕的過程中所述柵極材料層對所述柵氧化層的第二選擇比。本發明采用具有不同工藝參數的主刻蝕和著陸刻蝕，在改善柵極的剖面輪廓的同時提高了刻蝕工藝中柵極材料層與柵氧化層的刻蝕選擇比，從而減少所述柵氧化層的損耗，優化了工藝窗口，改善了半導體器件的柵極形貌。

技術領域

本發明涉及集成電路制造技術領域，尤其涉及一種半導體器件的制造方法。

背景技術

在圖像傳感器(CIS)電路中，多晶硅(Poly)是制作柵極的常用材料。然而，隨著技術水平的不斷進步，晶體管尺寸的不斷縮小，多晶硅柵極刻蝕的工藝要求也不斷提高。傳統的多晶硅刻蝕工藝通常包括預刻蝕、主刻蝕和過刻蝕三個步驟，其中，所述預刻蝕用于去除多晶硅層表面的自然氧化層、硬掩蔽層(即SiON層)和表面污染物；所述主刻蝕用于刻蝕大部分的所述多晶硅層，并刻蝕出多晶硅柵極的剖面輪廓；所述過刻蝕用于刻蝕剩余的所述多晶硅層以形成所述多晶硅柵極。

然而，傳統的多晶硅刻蝕工藝存在許多問題，例如，在主刻蝕過程中，所述多晶硅層的剖面輪廓難以控制，且主刻蝕對介電抗反射層(即SiON)和多晶硅層(Poly)的選擇比存在差異，使得所述多晶硅層的側壁發生鉆蝕現象。為了解決所述鉆蝕現象，可以使主蝕刻過程中產生的聚合物在多晶硅層的側壁上發生鈍化反應，以保護側壁，但所述側壁上堆積的聚合物過多會形成橫向刻蝕缺陷(footing)或側掏缺陷(bowing)。此外，為了提高所述主刻蝕中多晶硅層與柵氧化層的刻蝕選擇比，通常會采用較高的等離子體(plasma)源功率和較低的偏置電壓進行主刻蝕，從而減少所述柵氧化層在刻蝕工藝中的損耗，進而優化工藝窗口，提高了刻蝕工藝的穩定性。然而，所述偏置電壓過低往往不利于所述多晶硅層的剖面輪廓的鈍化保護，從而影響半導體器件的形貌和性能。

為了解決上述問題，在改善所述刻蝕工藝形成的多晶硅柵極的剖面輪廓的同時提高所述刻蝕工藝中多晶硅層與柵氧化層的刻蝕選擇比，本發明提供了一種半導體器件的制造方法。

發明內容

本發明的目的在于提供一種半導體器件的制造方法，采用具有不同工藝參數的主刻蝕和著陸刻蝕，在改善柵極的剖面輪廓的同時提高了刻蝕工藝中柵極材料層與柵氧化層的刻蝕選擇比。

為了達到上述目的，本發明提供了一種半導體器件的制造方法，其特征在于，包括：

提供襯底，所述襯底上依次形成有柵氧化層及柵極材料層；

進行具有第一偏置電壓和第一工藝時間的主刻蝕，刻蝕部分厚度的所述柵極材料層；以及

進行具有第二偏置電壓和第二工藝時間的著陸刻蝕，刻蝕剩余的所述柵極材料層以形成柵極；

其中，所述主刻蝕的過程中所述柵極材料層對所述柵氧化層的第一選擇比小于所述著陸刻蝕的過程中所述柵極材料層對所述柵氧化層的第二選擇比。

可選的，所述柵極材料層為多晶硅層，所述主刻蝕和所述著陸刻蝕均為干法刻蝕。

可選的，所述第一工藝時間為40s～60s，所述第二工藝時間為15s～25s。

可選的，所述第一偏置電壓的范圍為150V～250V，所述第二偏置電壓的范圍為100V～150V。

可選的，所述第一選擇比的范圍為100～150，所述第二選擇比的范圍為150～200。

可選的，所述主刻蝕和所述著陸刻蝕的工藝氣體均包括刻蝕氣體和聚合物氣體，其中，所述刻蝕氣體包括氯氣和溴化氫，所述聚合物氣體包括氧氣。