[發(fā)明專利]一種Verilog-A模型的優(yōu)化方法、電子設(shè)備及計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)

有效

• 申請(qǐng)?zhí)枺?/td>: 202110235664.6
• 申請(qǐng)日: 2021-03-03
• 公開(kāi)（公告）號(hào): CN112965722B
• 公開(kāi)（公告）日: 2022-04-08
• 發(fā)明（設(shè)計(jì)）人: 段思齊;陽(yáng)杰;劉強(qiáng);邵雪;程明厚
• 申請(qǐng)（專利權(quán)）人: 深圳華大九天科技有限公司
• 主分類號(hào): G06F8/41
• 分類號(hào): G06F8/41;G06F8/51
• 代理公司: 北京德崇智捷知識(shí)產(chǎn)權(quán)代理有限公司 11467
• 代理人: 王欣

1.一種Verilog-A模型的優(yōu)化方法，其特征在于，包括以下步驟：

收集對(duì)雅可比矩陣有貢獻(xiàn)的變量，對(duì)所述變量進(jìn)行全局編碼；

所述對(duì)雅可比矩陣有貢獻(xiàn)的變量，進(jìn)一步包括，在 Verilog-A模型中與端口電壓或者端口電流有聯(lián)系的變量，所述變量之間為賦值與被賦值的層級(jí)關(guān)系；

所述收集對(duì)雅可比矩陣有貢獻(xiàn)的變量，對(duì)所述變量進(jìn)行全局編碼的步驟，還包括，遍歷電路模塊中所有對(duì)雅各比矩陣有貢獻(xiàn)的變量，保存變量被賦值時(shí)的導(dǎo)數(shù)依賴關(guān)系，按照變量在電路模塊中被賦值的順序進(jìn)行編碼并標(biāo)記；

對(duì)所述變量進(jìn)行獨(dú)立編碼，建立全局編碼到獨(dú)立編碼的映射表；

所述對(duì)所述變量進(jìn)行獨(dú)立編碼，建立全局編碼到獨(dú)立編碼的映射表的步驟，還包括，根據(jù)電路模塊中同名變量被賦值的順序，對(duì)同名變量進(jìn)行單獨(dú)編碼并標(biāo)記，建立從全局編碼的變量到獨(dú)立編碼的變量的映射表；

對(duì)變量依賴關(guān)系進(jìn)行優(yōu)化；

輸出優(yōu)化后經(jīng)過(guò)獨(dú)立編碼的代碼。

2.根據(jù)權(quán)利要求1所述的Verilog-A模型的優(yōu)化方法，其特征在于，所述對(duì)變量依賴關(guān)系進(jìn)行優(yōu)化的步驟，還包括，通過(guò)導(dǎo)數(shù)優(yōu)化算法對(duì)變量導(dǎo)數(shù)的依賴關(guān)系進(jìn)行優(yōu)化。

3.根據(jù)權(quán)利要求1所述的Verilog-A模型的優(yōu)化方法，其特征在于，所述輸出優(yōu)化后經(jīng)過(guò)獨(dú)立編碼的代碼的步驟，還包括，將電路模塊轉(zhuǎn)換成電路仿真器調(diào)用的代碼接口，根據(jù)所述映射表，將通過(guò)全局編碼的變量轉(zhuǎn)換為獨(dú)立編碼的變量，并輸出對(duì)應(yīng)的導(dǎo)數(shù)計(jì)算表達(dá)式。

4.一種電子設(shè)備，其特征在于，包括存儲(chǔ)器和處理器，所述存儲(chǔ)器上儲(chǔ)存有在所述處理器上運(yùn)行的計(jì)算機(jī)程序，所述處理器運(yùn)行所述計(jì)算機(jī)程序時(shí)執(zhí)行權(quán)利要求1至3任一項(xiàng)所述的Verilog-A模型的優(yōu)化方法的步驟。

5.一種計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)，其上存儲(chǔ)有計(jì)算機(jī)程序，其特征在于，所述計(jì)算機(jī)程序運(yùn)行時(shí)執(zhí)行權(quán)利要求1至3任一項(xiàng)所述的Verilog-A模型的優(yōu)化方法的步驟。