[發明專利]一種Verilog-A模型的優化方法、電子設備及計算機可讀存儲介質

有效

• 申請號: 202110235664.6
• 申請日: 2021-03-03
• 公開（公告）號: CN112965722B
• 公開（公告）日: 2022-04-08
• 發明（設計）人: 段思齊;陽杰;劉強;邵雪;程明厚
• 申請（專利權）人: 深圳華大九天科技有限公司
• 主分類號: G06F8/41
• 分類號: G06F8/41;G06F8/51
• 代理公司: 北京德崇智捷知識產權代理有限公司 11467
• 代理人: 王欣

一種Verilog?A模型的優化方法、電子設備及計算機可讀存儲介質，所述方法，包括以下步驟：收集對雅可比矩陣有貢獻的變量，對所述變量進行全局編碼；對所述變量進行獨立編碼，建立全局編碼到獨立編碼的映射表；對變量依賴關系進行優化；輸出優化后經過獨立編碼的代碼。本發明的Verilog?A模型的優化方法，通過對模塊中的編碼優化來減少模型修改時產生的大量改動，在電路仿真器中對Verilog?A模型的計算進行優化加速的同時，改善模型的可復用性和可維護性。

技術領域

本發明涉及集成電路計算機輔助設計技術領域，特別是涉及一種電路仿真器的優化方法。

背景技術

Verilog-A語言是一種高級語言，它使用模塊來描述模擬系統及其組件的結構和行為。要指定各個模塊的行為，需要定義它們的輸入和輸出信號之間的數學關系。定義了系統的結構和行為之后，電路仿真器從模塊派生出一組描述性的方程式，求解方程組，獲得系統響應。從器件模塊到建立方程組的過程中，需要將Verilog-A構建的電路模塊轉換成電路仿真器可以調用的C++代碼接口。

隨著先進工藝的快速迭代，器件模型復雜度快速增長，同時也帶來了模型計算過程中計算量的大幅提升。因此，需要使用一系列的優化算法對計算過程進行優化，從而降低時間復雜度，加快仿真過程。通常，優化算法會收集模塊中所有的變量，然后優化變量間的依賴關系，從而去除冗余的計算。這樣一來，在Verilog-A模型進行更新和迭代時，就算只是少有的幾處改動，都會對整體C++模型代碼產生巨大的影響。

發明內容

為了解決現有技術存在的不足，本發明的目的在于提供一種Verilog-A模型的優化方法、電子設備及計算機可讀存儲介質，通過在電路仿真器中對Verilog-A模型的計算進行優化加速的同時，改善模型的可復用性和可維護性。

為實現上述目的，本發明提供的一種Verilog-A模型的優化方法，包括以下步驟：

收集對雅可比矩陣有貢獻的變量，對所述變量進行全局編碼；

對所述變量進行獨立編碼，建立全局編碼到獨立編碼的映射表；

對變量依賴關系進行優化；

輸出優化后經過獨立編碼的代碼。

進一步地，所述收集對雅可比矩陣有貢獻的變量，對所述變量進行全局編碼的步驟，還包括，遍歷電路模塊中所有對雅各比矩陣有貢獻的變量，保存變量被賦值時的導數依賴關系，按照變量在電路模塊中被賦值的順序進行編碼并標記。

進一步地，所述對所述變量進行獨立編碼，建立全局編碼到獨立編碼的映射表的步驟，還包括，根據電路模塊中同名變量被賦值的順序，對同名變量進行單獨編碼并標記，建立從全局編碼的變量到獨立編碼的變量的映射表。

進一步地，所述對變量依賴關系進行優化的步驟，還包括，通過導數優化算法對變量導數的依賴關系進行優化。

進一步地，所述輸出優化后經過獨立編碼的代碼的步驟，還包括，將電路模塊轉換成電路仿真器調用的代碼接口，根據所述映射表，將通過全局編碼的變量轉換為獨立編碼的變量，并輸出對應的導數計算表達式。

為實現上述目的，本發明還提供一種電子設備，包括存儲器和處理器，所述存儲器上儲存有在所述處理器上運行的計算機程序，所述處理器運行所述計算機程序時執行如上文所述的Verilog-A模型的優化方法的步驟。

為實現上述目的，本發明還提供一種計算機可讀存儲介質，其上存儲有計算機程序，所述計算機程序運行時執行如上文所述的Verilog-A模型的優化方法的步驟。

本發明的Verilog-A模型的優化方法，具有以下有益效果：