[發(fā)明專利]放電控制電路和電流源電路

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• 申請日: 2021-02-25
• 公開（公告）號: CN113448374A
• 公開（公告）日: 2021-09-28
• 發(fā)明（設計）人: 上田裕一
• 申請（專利權(quán)）人: 三美電機株式會社
• 主分類號: G05F1/567
• 分類號: G05F1/567
• 代理公司: 北京銀龍知識產(chǎn)權(quán)代理有限公司 11243
• 代理人: 曾賢偉;郝慶芬

本發(fā)明提供一種放電控制電路和電流源電路。放電控制電路能夠容易地變更延遲電路的延遲時間，由此接通/斷開的控制順序的自由度高。放電控制電路具有：多個放電元件(M11～M1n、M21～M2n)；以及多個邏輯電路(11A、11B)，其通過從外部輸入的控制信號(CE)分別控制所述多個放電元件的接通、斷開，所述放電控制電路構(gòu)成為根據(jù)所述多個放電元件為接通狀態(tài)，從對應的端子抽出電荷，所述放電控制電路構(gòu)成為，具有使所述多個邏輯電路中的任一個邏輯電路的輸出信號延遲的1個或2個以上的延遲電路(13)，由所述延遲電路延遲后的信號輸入到其他邏輯電路，通過1個控制信號以規(guī)定的順序控制所述多個放電元件。

技術(shù)領域

本發(fā)明涉及具有放電用的元件的放電控制電路和電流源電路。

背景技術(shù)

在需要多個電源的CPU(微處理器)、SoC(片上系統(tǒng)(system on chip))、系統(tǒng)LSI等設備中，有時規(guī)定了接通/斷開的順序(sequence)。例如，在使用I/O用和核心(core)用的2個電源(調(diào)節(jié)器)的CPU的情況下，2個電源的電位一般是I/O用電源＞芯用電源的關(guān)系。在這樣的設備、系統(tǒng)中，若I/O用電源與芯用電源的電位關(guān)系反轉(zhuǎn)，則成為核心的CPU內(nèi)部的寄生元件會接通而導致破壞。因此，在使用多個電源的設備中，需要對接通/斷開時的順序賦予制約。這里，由于接通時的上升時間由電源IC的能力決定，因此容易控制順序，但斷開時的順序因電源IC的負載能力和負載電阻而決定放電時間，因此難以控制。

以往，在上述那樣的設備、系統(tǒng)中，在控制斷開時的順序的情況下，通過分立部件(逆變器、FET、電阻等)構(gòu)成放電(discharge)電路，在電源的供給停止(調(diào)節(jié)器斷開)時，通過2個控制信號首先使核心用電源放電，之后使I/O用電源放電。

另一方面，作為與能夠通過1個控制信號控制多個電源或者供給電壓的斷開順序，并且能夠容易地變更放電時間的放電用半導體集成電路相關(guān)的發(fā)明，例如提出了專利文獻1所記載的發(fā)明。

此外，在接通/斷開時的順序控制中，需要規(guī)定延遲時間的延遲電路，但這樣的延遲電路能夠由組合了恒流源、電容器和開關(guān)元件的電路、組合了振蕩器(時鐘生成電路)和計數(shù)器電路的電路構(gòu)成。作為與設置了用于規(guī)定接通/斷開時的順序控制中的延遲時間的延遲電路的電源控制用半導體集成電路相關(guān)的發(fā)明，例如有專利文獻2所記載的發(fā)明。

現(xiàn)有技術(shù)文獻

專利文獻1：日本特開2020-3913號公報

專利文獻2：日本特開2003-51740號公報

專利文獻3：日本特開平05-235661號公報

專利文獻4：日本特開2011-150675號公報

在專利文獻2所公開的電源控制用半導體集成電路中，構(gòu)成延遲電路的電容內(nèi)置于電路中，在半導體制造時間點決定延遲時間。此外，構(gòu)成延遲電路的電流源的電流比也在半導體制造時間點決定，是固定的。因此，從控制輸入的變化到一方的輸出信號的變化為止的延遲時間、與到另一方的輸出信號的變化為止的延遲時間的比是固定的，因此，存在無法自由地設定接通/斷開的控制順序這樣的課題。此外，在專利文獻2所公開的電路中使用的電流源電路在電源電壓變動時電流值發(fā)生變化，因此，存在延遲時間具有電源電壓依賴性的課題。

另外，在使恒流源內(nèi)置于半導體集成電路的情況下，期望是溫度補償后的電路，以使電流不會因周圍溫度而變化。作為與溫度補償后的電流源電路相關(guān)的發(fā)明，例如有專利文獻3、4所公開的發(fā)明。

發(fā)明內(nèi)容

本發(fā)明是著眼于上述那樣的課題而完成的，其目的在于提供一種放電控制電路，能夠使供給至負載的多個電源電壓的電位關(guān)系不反轉(zhuǎn)。

本發(fā)明的另一目的在于提供一種放電控制電路，能夠容易地變更延遲電路的延遲時間，由此接通/斷開的控制順序的自由度高。