[發明專利]一種降低走線數量的集成電路

在審

• 申請號: 202110205816.8
• 申請日: 2021-02-24
• 公開（公告）號: CN112989748A
• 公開（公告）日: 2021-06-18
• 發明（設計）人: 楊亮;陳沖;韓賽飛;匡正陽;張銳
• 申請（專利權）人: 中科芯集成電路有限公司
• 主分類號: G06F30/394
• 分類號: G06F30/394;G06F15/78;G06F13/42
• 代理公司: 無錫派爾特知識產權代理事務所(普通合伙) 32340
• 代理人: 楊立秋

本發明公開一種降低走線數量的集成電路，涉及集成電路設計領域，包括采用串行通信設計的集成電路本體，集成電路本體各子系統的輸入輸出端口增加串\并轉換和并\串轉換模塊，集成電路本體各子系統之間串行通信的物理層，采用定制化或非定制化的低擺幅信號傳輸，集成電路本體各子系統之間串行通信的物理層采用的低擺幅信號為單端信號或差分信號中的一種。通過在子系統間采用串行信號傳輸，可有效減少走線數量，提高布線效率，降低后端設計的復雜度，通過在子系統間采用串行信號傳輸，并進一步采用片上低壓信號傳輸的方式，可大幅降低信號傳輸過程中的能量損耗，同時可提高子系統間的通信速率。

技術領域

本發明涉及集成電路設計領域，具體為一種降低走線數量的集成電路。

背景技術

隨著集成電路的發展，SoC技術成為超大規模集成電路設計普遍采用的設計方法及手段。SoC技術以IP復用為基礎，可降低研發成本，加快開發周期。IP復用技術重復利用IP提高設計能力，壓縮設計與制造之前的鴻溝，利用經過硅驗證的IP可降低設計風險及成本。

大型SoC所使用的IP數目逐年激增，且IP的功能、性能差異巨大，設計人員對多類型IP同時熟悉的可能性大幅度降低，因此在設計大型SoC時，往往將其劃分為多個子系統，然后使用總線將各個子系統進行連接。但隨著SoC功能越來越強大，內部子系統越來越多，需要的連線越來越多，導致在有限的SoC面積內，需要排列的走線越來越多，大幅提高了后端設計過程中的布線難度，導致在給定的面積要求下無法完成布線，而被迫增加SoC面積，使得SoC的面積無效率的增加，從而產生浪費。

當前在信號傳輸領域，由于并行信號傳輸時，除了并行數據位外，還包括很多的控制信號，在達到接收端時控制信號與數據信號的相位需嚴格滿足要求，否則所需傳輸的含義可能就發生改變；各數據信號之間的相位也需要嚴格滿足要求，否則接收端會產生數據采集錯誤。這種現象成為限制并行數據傳輸速率提升的因素之一。另外，并行信號傳輸時，基本采用的是滿電源擺幅輸出，一方面導致輸出功耗無法大幅度下降，同時也成為限制并行數據傳輸速率提升的另一關鍵因素，因此特提出一種能夠降低走線量，并能夠提升傳輸速率的集成電路以解決上述問題。

發明內容

本發明的目的在于提供一種降低走線數量的集成電路，以解決上述背景技術中提出的問題。

為實現上述目的，本發明提供如下技術方案：一種降低走線數量的集成電路，包括采用串行通信設計的集成電路本體，集成電路本體各子系統的輸入輸出端口增加串\并轉換和并\串轉換模塊。

優選的，所述集成電路本體各子系統之間串行通信的物理層，采用定制化或非定制化的低擺幅信號傳輸。

優選的，所述集成電路本體的串行數據傳輸采用時鐘信號或采用無時鐘設計均可。

優選的，所述集成電路本體各子系統之間串行通信的物理層采用的低擺幅信號為單端信號或差分信號中的一種。

與現有技術相比，本發明的有益效果是：

本發明記載了一種降低走線數量的集成電路，通過在子系統的輸入輸出端增加串\并轉換和并\串轉換模塊，無需更改子系統內部的相關模塊，降低了設計的復雜度，也可以充分利用現有各類IP，通過在子系統間采用串行信號傳輸，可有效減少走線數量，提高布線效率，降低后端設計的復雜度，通過在子系統間采用串行信號傳輸，并進一步采用片上低壓信號傳輸的方式，可大幅降低信號傳輸過程中的能量損耗，同時可提高子系統間的通信速率。

附圖說明

圖1為本發明實施例SoC系統框圖；

圖2為本發明實施例系統框圖。

具體實施方式

下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發明一部分實施例，而不是全部的實施例。基于本發明中的實施例，本領域普通技術人員在沒有做出創造性勞動前提下所獲得的所有其他實施例，都屬于本發明保護的范圍。