[發明專利]半導體結構的形成方法及半導體結構

有效

• 申請號: 202110200555.0
• 申請日: 2021-02-23
• 公開（公告）號: CN113013092B
• 公開（公告）日: 2023-04-07
• 發明（設計）人: 任興潤
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L23/528
• 代理公司: 上海盈盛知識產權代理事務所(普通合伙) 31294
• 代理人: 孫佳胤;陳麗麗

本發明涉及半導體制造技術領域，尤其涉及一種半導體結構的形成方法及半導體結構。所述半導體結構的形成方法包括如下步驟：提供襯底；于所述襯底上形成多個間隔分布的第一阻擋結構，相鄰所述第一阻擋結構之間具有暴露所述襯底的第一溝槽結構；形成初始介質層，所述初始介電層填充滿所述第一溝槽結構；去除部分所述初始介質層，以形成介質層，所述介質層具有第二溝槽結構，所述第二溝槽結構暴露部分所述第一阻擋結構；其中，形成所述第一阻擋結構的材料的致密度大于形成所述介質層的材料的致密度；形成導電層，所述導電層填充滿所述第二溝槽結構。本發明增加了栓塞導電結構的穩定性，提高了整個器件結構的可靠性。

技術領域

本發明涉及半導體制造技術領域，尤其涉及一種半導體結構的形成方法及半導體結構。

背景技術

隨著半導體器件的集成度越來越高，電路尺寸相應逐漸變小，半導體器件內部的導電接觸結構所需達到的深度也逐漸增加，栓塞導線等導電結構中的電流密度增大，傳統的栓塞導線結構正承受著巨大的考驗。

在典型的栓塞導線的制造工藝中，最常用于形成栓塞導線的導電材料有金屬Cu和金屬Al，相應的，導線阻擋層的材料通常有Ta、Ru和Ti。在傳統的導線制造工藝中，通常會通過干法刻蝕工藝蝕刻介質層以形成通孔，隨后于所述通孔內沉積阻擋層，最后在所述通孔內沉積金屬導線。但是，在現有工藝中，通常會使用氧化硅作為介質層，但是由于氧化硅材料致密性的問題，在通過刻蝕工藝形成通孔的過程中，會使通孔的角落處產生損傷。后續通過濕法刻蝕工藝對刻蝕后的結構進行清洗時，會進一步加重角落處的損傷。而且，在半導體器件的使用過程中，栓塞導線長期承受著電流的沖刷，在栓塞導線的角落部分容易發生漏電從而導致金屬離子的擴散，影響器件的使用壽命，嚴重時甚至導致器件的失效。另外，一般致密度較高的材料都具有較大的介電常數(如氮化硅的致密性很好，但是，氮化硅的介電常數遠大于氧化硅)，如果僅僅將介質層換成致密度較高的材料，會導致導線結構之間存在很大寄生電容，從而嚴重影響半導體器件的性能。

隨著手機等電子產品在人們的日常生活中應用越來越廣泛，電子產品內部的內存芯片或者邏輯芯片所承擔的運算強度呈幾何倍數增長。因此，如何提高栓塞導線的性能穩定性，從而提升半導體器件的可靠性，是當前亟待解決的技術問題。

發明內容

本發明提供一種半導體結構的形成方法及半導體結構，用于解決現有技術中的栓塞導線穩定性較差的問題，以提高半導體器件的可靠性。

為了解決上述問題，本發明提供了一種半導體結構的形成方法，包括如下步驟：

提供襯底；

于所述襯底上形成多個間隔分布的第一阻擋結構，相鄰所述第一阻擋結構之間具有暴露所述襯底的第一溝槽結構；

形成初始介質層，所述初始介質層填充滿所述第一溝槽結構；

去除部分所述初始介質層，以形成介質層，所述介質層具有第二溝槽結構，所述第二溝槽結構暴露部分所述第一阻擋結構；其中，形成所述第一阻擋結構的材料的致密度大于形成所述介質層的材料的致密度；

形成導電層，所述導電層填充滿所述第二溝槽結構。

可選的，于所述襯底上形成多個間隔分布的第一阻擋結構的步驟包括：

于所述襯底上形成第一阻擋層，所述第一阻擋層覆蓋所述襯底；

于所述第一阻擋層上形成介電層，所述介電層具有第三溝槽結構，且所述第三溝槽結構在所述襯底上的投影與所述第一溝槽結構在所述襯底上的投影重合；

以所述介電層為掩模版刻蝕所述第一阻擋層；

去除所述介電層。

可選的，于所述第一阻擋層上形成介電層的具體步驟包括：

于所述第一阻擋層上形成初始掩膜層，所述初始掩膜層覆蓋所述第一阻擋層；