[發(fā)明專利]半導體裝置

在審

• 申請?zhí)枺?/td>: 202110197501.3
• 申請日: 2021-02-22
• 公開（公告）號: CN114242694A
• 公開（公告）日: 2022-03-25
• 發(fā)明（設計）人: 大塚靖夫
• 申請（專利權）人: 鎧俠股份有限公司
• 主分類號: H01L23/64
• 分類號: H01L23/64;H01L25/16
• 代理公司: 永新專利商標代理有限公司 72002
• 代理人: 劉英華

抑制了信號質量降低。半導體裝置具備：布線基板，包括第一至第三接合焊盤；芯片層疊體，包含階梯地層疊于布線基板之上的多個半導體芯片，半導體芯片分別具有第一、第二及第三連接焊盤，多個第一至第三連接焊盤分布經由多個第一至第三接合線而串聯連接并且分布與第一至第三接合焊盤串聯連接由此形成第一至第三傳輸路徑；以及至少一個終端電阻，從由與第一及第二傳輸路徑連接的第一終端電阻以及與第一及第三傳輸路徑連接的第二終端電阻構成的組中選擇，并且設置于芯片層疊體之上。

相關申請的引用

本申請以由2020年9月9日申請的在先的日本國專利申請第2020-151299帶來的優(yōu)先權的利益為基礎，并且要求該優(yōu)先權的利益，在先申請的內容整體通過引用而包含于此。

技術領域

本發(fā)明的實施方式涉及半導體裝置。

背景技術

大規(guī)模集成電路(LSI)等半導體裝置具備芯片層疊體，該芯片層疊體具有層疊于布線基板上的多個半導體芯片。芯片層疊體通過接合線與布線基板電連接。

發(fā)明內容

一個實施方式提供抑制了信號質量降低的半導體裝置。

實施方式的半導體裝置具備：布線基板，包含與信號端子電連接的第一接合焊盤、與電源端子電連接的第二接合焊盤及與接地端子電連接的第三接合焊盤；芯片層疊體，包含階梯地層疊于布線基板之上的多個半導體芯片，半導體芯片分別具有第一連接焊盤、第二連接焊盤及第三連接焊盤，多個第一連接焊盤經由多個第一接合線而串聯連接并且與第一接合焊盤串聯連接由此形成第一傳輸路徑，多個第二連接焊盤經由多個第二接合線而串聯連接并且與第二接合焊盤串聯連接由此形成第二傳輸路徑，多個第三連接焊盤經由多個第三接合線而串聯連接并且與第三接合焊盤串聯連接由此形成第三傳輸路徑；以及至少一個終端電阻，從由與第一傳輸路徑以及第二傳輸路徑連接的第一終端電阻以及與第一傳輸路徑以及第三傳輸路徑連接的第二終端電阻構成的組中選擇，并且設置于芯片層疊體之上。

根據上述結構，能夠提供抑制了信號質量降低的半導體裝置。

附圖說明

圖1是用于說明半導體裝置的構造例的剖視示意圖。

圖2是用于說明半導體裝置的構造例的俯視示意圖。

圖3是圖2的一部分的放大圖。

圖4是用于說明半導體裝置的其他構造例的示意圖。

圖5是用于說明半導體裝置的其他構造例的示意圖。

圖6是半導體存儲裝置的等效電路圖。

圖7是表示經由信號端子而輸入輸出的信號的EYE圖案的例子的圖。

圖8是用于說明半導體裝置的其他構造例的剖視示意圖。

圖9是用于說明半導體裝置的其他構造例的俯視示意圖。

圖10是圖9的一部分的放大圖。

圖11是用于說明半導體裝置的其他構造例的示意圖。

圖12是用于說明半導體裝置的其他構造例的示意圖。

圖13是用于說明第一布線和第二布線的其他平面形狀的示意圖。

圖14是用于說明半導體裝置的其他構造例的示意圖。

圖15是用于說明半導體裝置的其他構造例的示意圖。

具體實施方式

以下，參照附圖對實施方式進行說明。附圖中記載的各構成要素的厚度與平面尺寸的關系、各構成要素的厚度的比率等有時與實物不同。另外，在實施方式中，對實質上相同的構成要素標注相同的附圖標記并適當省略說明。