[發明專利]從寄存器傳輸級設計產生可合成連線表的方法

在審

• 申請號: 202110196679.6
• 申請日: 2021-02-22
• 公開（公告）號: CN113380286A
• 公開（公告）日: 2021-09-10
• 發明（設計）人: 黃柏毅;于之元;羅兆君;黃智強;呂辰日
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: G11C8/08
• 分類號: G11C8/08;G11C7/12
• 代理公司: 南京正聯知識產權代理有限公司 32243
• 代理人: 顧伯興

闡述了從寄存器傳輸級設計產生可合成連線表以輔助半導體裝置設計的方法。這些連線表提供對應于半導體裝置的一部分的寄存器傳輸級設計信息。配置追蹤器產生與寄存器傳輸級設計相關聯的行為信息。寄存器編譯器基于與所述半導體裝置相關的一種或多種技術及功率、性能及面積信息來編譯一組半導體裝置。識別由寄存器編譯器產生的滿足預先定義的功率、性能及面積條件的半導體裝置。產生用于對齊所述半導體裝置的輸入/輸出端口的結構信息。基于用戶定義的參數生成一組一個或多個可合成半導體裝置配置，使得可合成半導體裝置配置中的一者可被選擇以產生具有結構可合成輸入/輸出邊界兼容半導體裝置模塊的設計連線表。

技術領域

本發明實施例涉及半導體裝置設計，且更具體來說，涉及用于從寄存器傳輸級(register transfer level，RTL)(例如，行為寄存器傳輸級)設計產生可合成(例如，可合成性能-功率-面積(performance-power-area，PPA)前置配置文件感知(up-frontprofile-aware))連線表以輔助半導體裝置(例如，應用專用集成電路(applicationspecific integrated circuit，ASIC)系統單芯片(system on chip，SoC)集成芯片)設計的系統及方法。

背景技術

通常來說，半導體裝置設計包括幾個步驟。可使用寄存器傳輸級(RTL)來定義與半導體裝置的數字部分相關聯的邏輯。RTL設計可使用幾種工具中的一種或多種(例如，硬件描述語言(hardware description language，HDL))來實施。RTL設計可被轉換成可合成連線表—對可用來制作能夠實行由RTL設計定義的功能的半導體裝置的硬件電路的詳細描述。

發明內容

本發明實施例提供一種從寄存器傳輸級設計產生可合成連線表以輔助半導體裝置設計的方法，包括：提供對應于所述半導體裝置的至少一部分的寄存器傳輸級設計信息；產生與對應于所述半導體裝置的寄存器傳輸級設計的至少一部分相關聯的行為信息；基于與所述半導體裝置相關的一種或多種技術以及功率、性能及面積信息來編譯一組半導體裝置；識別由寄存器編譯器產生的滿足預先定義的功率、性能及面積條件的半導體裝置；產生用于對齊所述半導體裝置的輸入/輸出端口的結構信息；以及基于用戶定義的參數生成一組一個或多個可合成半導體裝置配置，使得所述可合成半導體裝置配置中的一者可被選擇以產生具有結構可合成輸入/輸出邊界兼容半導體裝置模塊的設計連線表。

附圖說明

當結合附圖閱讀時，會從以下詳細描述中最好地理解本公開的各個方面。

圖1是根據本公開各種實施例的用于跨各種技術大小(例如，5nm、7nm、10nm、12nm、16nm、28nm等)從隨機存取存儲器(random access memory，RAM)配置及寄存器文件中分析及提取數據的示例性系統的方塊圖。

圖2是根據本公開各種實施例的用于跨各種技術大小(例如，5nm、7nm、10nm、12nm、16nm、28nm等)從RAM配置及寄存器文件中分析及提取數據的另一示例性系統的方塊圖。

圖3是根據本公開各種實施例的用于跨各種技術大小(例如，5nm、7nm、10nm、12nm、16nm、28nm等)從RAM配置及寄存器文件中分析及提取數據的另一示例性系統的方塊圖。

圖4是示出根據本公開各種實施例產生合成連線表的示例性方塊圖。

圖5是示出根據本公開各種實施例產生合成中央處理器(central processingunit，CPU)連線表的示例性方塊圖。

圖6是示出根據本公開各種實施例的PPA分析的示例性圖形。

圖7是示出根據本公開各種實施例產生合成機器學習(machine learning，ML)連線表的示例性方塊圖。

圖8是示出根據本公開各種實施例的用于優化在集成電路上實施的電路合成的方法的示例性流程圖。