[發(fā)明專利]一種芯片外延層結(jié)構(gòu)及其制造方法在審
| 申請?zhí)枺?/td> | 202110191780.2 | 申請日: | 2021-02-19 |
| 公開(公告)號: | CN112820805A | 公開(公告)日: | 2021-05-18 |
| 發(fā)明(設(shè)計)人: | 張帆;吳永勝;林少軍 | 申請(專利權(quán))人: | 福建兆元光電有限公司 |
| 主分類號: | H01L33/06 | 分類號: | H01L33/06;H01L33/12;H01L33/00 |
| 代理公司: | 福州市博深專利事務(wù)所(普通合伙) 35214 | 代理人: | 段惠存 |
| 地址: | 350109 福建省福州*** | 國省代碼: | 福建;35 |
| 權(quán)利要求書: | 查看更多 | 說明書: | 查看更多 |
| 摘要: | |||
| 搜索關(guān)鍵詞: | 一種 芯片 外延 結(jié)構(gòu) 及其 制造 方法 | ||
本發(fā)明提供了一種芯片外延層結(jié)構(gòu)及其制造方法,包括襯底層、下層外延層、上層外延層及刻蝕緩沖層;所述下層外延層位于所述襯底層一端,所述下層外延層遠(yuǎn)離所述襯底層的一端設(shè)置有所述刻蝕緩沖層,所述刻蝕緩沖層遠(yuǎn)離所述襯底層的一端設(shè)置有所述上層外延層;所述刻蝕緩沖層的刻蝕速率低于所述上層外延層的刻蝕速率;在上層外延層和下層外延層之間加入刻蝕緩沖層,且刻蝕緩沖層的刻蝕速率小于上層外延層,即在對上層外延層進(jìn)行刻蝕的過程中,刻蝕緩沖層的磨損速度低于上層外延層,從而在對上層外延層的刻蝕過程中起到對下層外延層的保護(hù)作用。
技術(shù)領(lǐng)域
本發(fā)明涉及芯片制造領(lǐng)域,尤其涉及一種芯片外延層結(jié)構(gòu)及其制造方法。
背景技術(shù)
全彩色Micro LED需要RGB(紅綠藍(lán))三種顏色的光源,在現(xiàn)有技術(shù)中,通常使用同時具備藍(lán)綠光源的LED再組合以其他手段就可以實現(xiàn)在一顆LED芯片上,同時存在RGB三種顏色的可能性,不用分別生產(chǎn)多種LED芯片;而制備同時具備藍(lán)綠光源的LED需要生長藍(lán)綠雙色外延,目前藍(lán)綠雙色外延需要在一片襯底上分別生長藍(lán)色外延層及綠色外延層,再通過刻蝕技術(shù)在藍(lán)色外延層層和綠色外延層上分別制作出電極接口,因現(xiàn)有的刻蝕工藝在深度上是不能精確控制的,因此必然會傷害到外延層。
發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題是:提供一種芯片外延層結(jié)構(gòu)及其制造方法,實現(xiàn)刻蝕損傷程度低的芯片外延層結(jié)構(gòu)。
為了解決上述技術(shù)問題,本發(fā)明采用的一種技術(shù)方案為:
一種芯片外延層結(jié)構(gòu),包括襯底層、下層外延層、上層外延層及刻蝕緩沖層;
所述下層外延層位于所述襯底層一端,所述下層外延層遠(yuǎn)離所述襯底層的一端設(shè)置有所述刻蝕緩沖層,所述刻蝕緩沖層遠(yuǎn)離所述襯底層的一端設(shè)置有所述上層外延層;
所述刻蝕緩沖層的刻蝕速率低于所述上層外延層的刻蝕速率。
為了解決上述技術(shù)問題,本發(fā)明采用的另一種技術(shù)方案為:
一種芯片外延層制造方法,可制造上述的一種芯片外延層結(jié)構(gòu),包括步驟:
S1、在襯底層上生長下層外延層;
S2、在所述下層外延層上生長初始刻蝕緩沖層;
S3、在所述初始刻蝕緩沖層上刻蝕出刻蝕孔得到刻蝕緩沖層;
S4、在所述刻蝕緩沖層上生長上層外延層。
本發(fā)明的有益效果在于:在上層外延層和下層外延層之間加入刻蝕緩沖層,且刻蝕緩沖層的刻蝕速率小于上層外延層,即在對上層外延層進(jìn)行刻蝕的過程中,刻蝕緩沖層的磨損速度低于上層外延層,從而在對上層外延層的刻蝕過程中起到對下層外延層的保護(hù)作用,即使刻蝕操作的精度低,也只會損傷到刻蝕緩沖層而不會損傷到下層外延層,保證了LED芯片的顯色效果,上層外延層和下層外延層可設(shè)置不同的顏色,實現(xiàn)高質(zhì)量的LED雙色芯片外延結(jié)構(gòu)的制造。
附圖說明
圖1為本發(fā)明實施例的一種芯片外延層結(jié)構(gòu)示意圖;
圖2為本發(fā)明實施例的一種刻蝕緩沖層結(jié)構(gòu)示意圖;
圖3為本發(fā)明實施例的一種芯片外延層制造方法;
標(biāo)號說明:
1、襯底層;2、第一N型氮化鎵層;3、第一多層量子阱層;4、第一P型氮化鎵層;5、刻蝕緩沖層;6、第二N型氮化鎵層;7、第二多層量子阱層;8、第二P型氮化鎵層。
具體實施方式
為詳細(xì)說明本發(fā)明的技術(shù)內(nèi)容、所實現(xiàn)目的及效果,以下結(jié)合實施方式并配合附圖予以說明。
請參照圖1和圖2,一種芯片外延層結(jié)構(gòu),包括襯底層、下層外延層、上層外延層及刻蝕緩沖層;
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