[發明專利]用于霍爾效應器件的半導體堆疊

有效

• 申請號: 202110184346.1
• 申請日: 2021-02-10
• 公開（公告）號: CN113270541B
• 公開（公告）日: 2023-06-06
• 發明（設計）人: 何冠霆;L·巴爾比
• 申請（專利權）人: 邁來芯電子科技有限公司
• 主分類號: H10N52/85
• 分類號: H10N52/85;H10N52/80;H10N52/01
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 李煒;黃嵩泉

本申請公開了用于霍爾效應器件的半導體堆疊。一種用于霍爾效應器件的半導體堆疊(100)，包括：底部勢壘(140)，該底部勢壘(140)包括Alsubgt;x/subgt;Gasubgt;1?x/subgt;As；溝道(130)，該溝道(130)包括Insubgt;y/subgt;Gasubgt;1?y/subgt;As，該溝道(130)在該底部勢壘(140)上；溝道勢壘(120)，該溝道勢壘(120)具有至少2nm且小于或等于15nm的厚度，并且該溝道勢壘(120)至少包括第一層(121)，該第一層(121)包括Alsubgt;z/subgt;Gasubgt;1?z/subgt;As，其中0.1≤z≤0.22，其中該第一層(121)具有至少2nm的厚度，其中該底部勢壘(140)和該第一層(121)的導帶底高于該溝道(130)的導帶底；摻雜層(112)，該摻雜層(112)包括成分Al、Ga和As并且摻雜有n型材料；頂部勢壘(111)，該頂部勢壘(111)包括成分Al、Ga和As。

技術領域

本發明涉及半導體堆疊的領域。更具體地，本發明涉及用于霍爾效應器件的半導體堆疊。

背景技術

在現有技術中用作霍爾感測元件的典型III-V族外延(epi)堆疊包括勢壘(barrier)區和底部勢壘之間的溝道。勢壘區和底部勢壘是具有較高導帶底(edge)的材料，并且溝道是具有較低導帶底的材料，從而形成量子阱。電子被約束在溝道層中，形成具有高電子遷移率的二維電子氣。摻雜層通常稱為delta摻雜。

在III-V族外延堆疊中實現高的片電阻和低的低頻(LF)噪聲兩者長期以來都是用于霍爾效應應用的襯底的目標。一方面，高的片電阻提供更高的電壓相關磁靈敏度和更低的電流消耗。因此，需要外延堆疊中足夠低的電子濃度來增加片電阻。另一方面，更低的LF噪聲降低了轉角頻率(corner?frequency)，并且提高了信噪比。

1/f噪聲和生成-組合(G-R)噪聲兩者對LF噪聲均有貢獻。

在生成較少的1/f噪聲方面，期望在溝道層中有更好的電子約束，從而擁有更高的遷移率和更少的雜質。換句話說，越多的電子相對于整個外延堆疊集中在溝道層中，電子約束就越好。

在生成更低的G-R噪聲方面，已識別了兩個G-R噪聲源，即，電子陷阱態和熱激活實空間電子轉移。對于電子陷阱態，這些陷阱態捕獲電子并引起電子濃度的波動，從而生成G-R噪聲。在典型的AlGaAs(勢壘)/InGaAs(溝道)/GaAs(襯底)外延堆疊系統，由于勢壘區中的摻雜，在AlGaAs中生成了“DX中心”電子陷阱態。對于熱激活實空間電子轉移，當獲得足夠的能量時，勢壘區溝道之間的電子轉移產生電子濃度的波動。這種轉移與勢壘區和溝道之間的導帶偏移相關。在100kHz到1MHz內，來自實空間電子轉移的G-R噪聲強度隨著特性時間增加(即，勢壘區和溝道之間的導帶偏移量增加)而減小。

然而，在防止DX中心的勢壘區中減少AlGaAs中的Al成分會降低導帶底，這減少了間隔層(spacer)和溝道之間的導帶偏移，從而導致更大的熱激活實空間電子轉移。

因此，需要用于具有高的片電阻、低的1/f噪聲和低的G-R噪聲的霍爾效應器件的半導體堆疊。

發明內容

本發明的實施例的目的是提供一種用于霍爾器件的良好半導體堆疊。

以上目的由根據本發明的方法和設備來實現。

本發明的實施例涉及一種用于霍爾效應器件的半導體堆疊。該半導體堆疊包括：

-底部勢壘，該底部勢壘包括Al_xGa_1-xAs(其中x在0和1之間，不同于0且不同于1)，

-溝道，該溝道包括In_yGa_1-yAs，該溝道在底部勢壘上(其中y在0和1之間，不同于0且不同于1)，