[發明專利]用于霍爾效應器件的半導體堆疊

有效

• 申請號: 202110184346.1
• 申請日: 2021-02-10
• 公開（公告）號: CN113270541B
• 公開（公告）日: 2023-06-06
• 發明（設計）人: 何冠霆;L·巴爾比
• 申請（專利權）人: 邁來芯電子科技有限公司
• 主分類號: H10N52/85
• 分類號: H10N52/85;H10N52/80;H10N52/01
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 李煒;黃嵩泉

1.一種用于霍爾效應器件的半導體堆疊，所述半導體堆疊包括：

底部勢壘，所述底部勢壘包括Al_xGa_1-xAs；

溝道，所述溝道包括In_yGa_1-yAs，所述溝道在所述底部勢壘上；

溝道勢壘，所述溝道勢壘具有至少2nm且小于或等于15nm的厚度，并且所述溝道勢壘至少包括第一層，所述第一層包括Al_zGa_1-zAs，其中0.1≤z≤0.22，其中所述第一層具有至少2nm的厚度，其中所述底部勢壘和所述第一層的導帶底高于所述溝道的導帶底，所述溝道勢壘在所述溝道上；

摻雜層，所述摻雜層包括成分Al、Ga和As并且摻雜有n型摻雜劑，所述摻雜層在所述溝道勢壘上；

頂部勢壘，所述頂部勢壘包括成分Al、Ga和As，所述頂部勢壘在所述摻雜層上，

其中所述溝道勢壘包括在所述第一層和所述溝道之間的第二層，所述第二層包括Al_vGa_1-vAs，其中0.2≤v≤0.6，并且所述第二層具有至少2nm且小于或等于6nm的厚度，其中所述第二層具有比所述第一層更高的導帶底。

2.根據權利要求1所述的半導體堆疊，其特征在于，所述溝道中In的濃度使得0.01≤y≤0.2，并且其中所述溝道具有10nm與20nm之間的厚度。

3.根據權利要求1所述的半導體堆疊，其特征在于，所述底部勢壘中Al的濃度使得0.1≤x≤0.4。

4.根據權利要求1所述的半導體堆疊，其特征在于，0.2≤v≤0.4。

5.根據權利要求1所述的半導體堆疊，其特征在于，所述摻雜層中所述n型摻雜劑的摻雜濃度在10×10¹¹cm^-2與0.8×10¹²cm^-2之間。

6.根據權利要求1所述的半導體堆疊，其特征在于，所述摻雜層具有低于5nm且高于1nm的厚度。

7.根據權利要求1所述的半導體堆疊，其特征在于，所述摻雜層的Al、Ga、As成分使得對于Al_wGa_1-wAs，0.1≤w≤0.22。

8.根據權利要求1所述的半導體堆疊，其特征在于，所述頂部勢壘的厚度在40nm與2μm之間。

9.根據權利要求1所述的半導體堆疊，其特征在于，所述頂部勢壘的Al、Ga、As成分使得對于Al_tGa_1-tAs，0.1≤t≤0.3。

10.根據權利要求1所述的半導體堆疊，其特征在于，所述底部勢壘具有40nm與500nm之間的厚度。

11.根據權利要求1所述的半導體堆疊，其特征在于，n摻雜蓋層存在于所述頂部勢壘上。

12.根據權利要求1所述的半導體堆疊，其特征在于，所述底部勢壘存在于襯底上或存在于所述襯底上的緩沖層上。

13.一種包括根據權利要求1所述的半導體堆疊的霍爾效應器件，其特征在于，歐姆接觸件設于所述頂部勢壘上。