[發明專利]半導體器件及其形成方法

在審

• 申請號: 202110176458.2
• 申請日: 2021-02-09
• 公開（公告）號: CN113314553A
• 公開（公告）日: 2021-08-27
• 發明（設計）人: 邱文智;余振華
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L27/146
• 分類號: H01L27/146
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;李偉

提供半導體器件及其形成方法。半導體器件包括：第一邏輯管芯，包括第一通孔；圖像傳感器管芯，混合接合至第一邏輯管芯；以及第二邏輯管芯，接合至第一邏輯管芯。第一邏輯管芯的前側面向圖像傳感器管芯的前側。第二邏輯管芯的前側面向第一邏輯管芯的后側。第二邏輯管芯包括電耦合至第一通孔的第一導電焊盤。

技術領域

本發明的實施例涉及半導體器件及其形成方法。

背景技術

由于各種電子組件(例如，晶體管、二極管、電阻器、電容器等)的集成密度的不斷提高，半導體行業經歷了快速的增長。大多數情況下，集成密度的提高是由于最小部件尺寸的反復減小，這允許將更多組件集成到給定區域中。隨著對縮小電子器件的需求的增長，已經出現了對更小且更具創造性的半導體管芯的封裝技術的需求。這種封裝系統的示例是疊層封裝(PoP)技術。在PoP器件中，頂部半導體封裝件堆疊在底部半導體封裝件的頂部上，以提供高水平的集成和組件密度。PoP技術通常能夠在印刷電路板(PCB)上生產功能增強且占用面積小的半導體器件。

發明內容

本發明的實施例提供了一種半導體器件，包括：第一邏輯管芯，包括第一通孔；圖像傳感器管芯，混合接合至所述第一邏輯管芯，所述第一邏輯管芯的前側面向所述圖像傳感器管芯的前側；以及第二邏輯管芯，接合至所述第一邏輯管芯，所述第二邏輯管芯的前側面向所述第一邏輯管芯的后側，所述第二邏輯管芯包括電耦合至所述第一通孔的第一導電焊盤。

本發明的另一實施例提供了一種半導體器件，包括：第一邏輯管芯，所述第一邏輯管芯的前側包括第一絕緣層和第一導電焊盤，所述第一邏輯管芯的后側包括第二絕緣層和第二導電焊盤；圖像傳感器管芯，接合至所述第一邏輯管芯，所述圖像傳感器管芯的前側包括第三絕緣層和第三導電焊盤，所述第三導電焊盤與所述第一導電焊盤物理接觸，所述第三絕緣層與所述第一絕緣層物理接觸；以及第二邏輯管芯，接合至所述第一邏輯管芯，所述第二邏輯管芯的前側包括第四絕緣層和第四導電焊盤，所述第四絕緣層面向所述第二絕緣層。

本發明的又一實施例提供了一種形成半導體器件的方法，包括：將邏輯晶圓接合至圖像傳感器晶圓，所述邏輯晶圓的前側包括第一導電焊盤，所述圖像傳感器晶圓的前側包括第二導電焊盤，其中，將所述邏輯晶圓接合至所述圖像傳感器晶圓包括將所述第一導電焊盤直接接合至所述第二導電焊盤；在所述邏輯晶圓的后側上形成第一再分布結構；以及將邏輯管芯接合至所述第一再分布結構，所述邏輯管芯的前側包括第三導電焊盤，其中，所述第三導電焊盤電耦合至所述第一再分布結構。

附圖說明

當結合附圖進行閱讀時，從以下詳細描述可最佳理解本發明的各方面。應該注意，根據工業中的標準實踐，各個部件未按比例繪制。實際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。

圖1示出了根據一些實施例的集成電路管芯的截面圖。

圖2示出了根據一些實施例的集成電路管芯的截面圖。

圖3示出了根據一些實施例的集成電路管芯的截面圖。

圖4示出了根據一些實施例的集成電路管芯的截面圖。

圖5至圖18示出了根據一些實施例的在形成封裝件的工藝期間的中間步驟的截面圖。

圖19示出了根據一些實施例的封裝件的截面圖。

圖20示出了根據一些實施例的封裝件的截面圖。

圖21示出了根據一些實施例的封裝件的截面圖。

圖22至圖27示出了根據一些實施例的在形成封裝件的工藝期間的中間步驟的截面圖。

圖28示出了根據一些實施例的封裝件的截面圖。

圖29示出了根據一些實施例的封裝件的截面圖。

圖30示出了根據一些實施例的封裝件的截面圖。