[發明專利]半導體元件及其制備方法

在審

• 申請號: 202110168012.5
• 申請日: 2021-02-07
• 公開（公告）號: CN113284875A
• 公開（公告）日: 2021-08-20
• 發明（設計）人: 施信益
• 申請（專利權）人: 南亞科技股份有限公司
• 主分類號: H01L23/528
• 分類號: H01L23/528;H01L21/768
• 代理公司: 隆天知識產權代理有限公司 72003
• 代理人: 黃艷

本公開提供一種半導體元件及其制備方法。該半導體元件具有一導電圖案、一第一鈍化層、一第二鈍化層、一內連接結構以及一內連接襯墊，該導電圖案形成在一半導體基底上，該第一鈍化層位在該導電圖案上，該第二鈍化層位在該第一鈍化層上，該內連接結構設置在該導電圖案上，并位在該第一鈍化層與該第二鈍化層中，該內連接襯墊設置在該內連接結構與該導電圖案之間，并圍繞該內連接結構，其中該內連接襯墊的多個內側壁表面直接接觸該內連接結構，且在該內連接襯墊的多個外側壁表面之間的一最大距離大于該導電圖案的一寬度。

技術領域

本申請案主張2020年2月19日申請的美國正式申請案第16/794,758號的優先權及益處，該美國正式申請案的內容以全文引用的方式并入本文中。

本公開涉及一種半導體元件及其制備方法。特別是涉及一種具有一復合鈍化結構的半導體元件及其制備方法。

背景技術

對于許多現代應用，半導體元件是不可或缺的。隨著電子科技的進步，半導體裝置的尺寸變得越來越小，于此同時提供較佳的功能以及包含較大的集成電路數量。由于半導體裝置的小型化，實現不同功能的半導體裝置的不同型態與尺寸規模，是整合(integrated)并封裝(packaged)在一單一模塊中。再者，許多制造操作執行于不同型態的半導體裝置的整合(integration)。

然而，半導體元件的制造與整合包含許多復雜步驟與操作。在半導體元件中的整合是變得越加復雜。半導體元件的制造與整合的復雜度中的增加可造成多個缺陷，例如在多個導電部件中的不必要的孔洞(undesirable voids)，其是由多個開孔(openings)的充填所形成。據此，有持續改善半導體元件的制造流程的需要，以便對付所述缺陷。

上文的“先前技術”說明僅是提供背景技術，并未承認上文的“先前技術”說明揭示本公開的標的，不構成本公開的先前技術，且上文的“先前技術”的任何說明均不應作為本案的任一部分。

發明內容

本公開的一實施例提供一種半導體元件。該半導體元件包括一導電圖案，設置在一半導體基底上；一第一鈍化層，位在該導電圖案上；一第二鈍化層，位在該第一鈍化層上；一內連接結構，設置在該導電圖案上，并位在該第一鈍化層與該第二鈍化層中；以及一內連接襯墊，設置在該內連接結構與該導電圖案之間，并圍繞該內連接結構，其中該內連接襯墊的多個內側壁表面直接接觸該內連接結構，且在該內連接襯墊的多個外側壁表面之間的一最大距離大于該導電圖案的一寬度。

在本公開的一些實施例中，該內連接結構的一寬度大于該導電圖案的該寬度。

在本公開的一些實施例中，該內連接襯墊具有一突出部，直接接觸該導電圖案的一側壁表面。

在本公開的一些實施例中，該半導體元件還包括一側壁間隙子，設置在該導電圖案的該側壁表面上，其中該內連接襯墊的該突出部直接接觸該側壁間隙子。

在本公開的一些實施例中，該半導體元件還包括一襯墊層，覆蓋該半導體基底與該側壁間隙子的一側壁表面，其中該襯墊層的一材料相同于該側壁間隙子的一材料。

在本公開的一些實施例中，該第一鈍化層設置在該襯墊層上，并圍繞該內連接襯墊，且該內連接結構與該內連接襯墊從該第二鈍化層突出。

在本公開的一些實施例中，該第一鈍化層由氧化硅所制，且該第二鈍化層、該襯墊層與該側壁間隙子由氮化硅所制。

本公開的另一實施例提供一種半導體元件。該半導體元件包括一導電圖案，設置在一半導體基底上；一第一鈍化層，位在該導電圖案上；一第二鈍化層，位在該第一鈍化層上，其中該第二鈍化層包括一第一膜以及一第二膜，該第一膜位在該第一鈍化層上，該第二膜未在該第一膜上，且該第一膜與該第二膜由不同材料所制；一內連接結構，設置在該導電圖案上；以及一內連接襯墊，設置在該內連接結構與該導電圖案之間，并圍繞該內連接結構，其中該內連接襯墊具有一突出部，直接接觸該導電圖案的一側壁表面。