[發明專利]半導體器件的制造方法、記錄介質及襯底處理裝置

在審

• 申請號: 202110107065.6
• 申請日: 2021-01-26
• 公開（公告）號: CN113206000A
• 公開（公告）日: 2021-08-03
• 發明（設計）人: 栗林幸永;小川有人;清野篤郎
• 申請（專利權）人: 株式會社國際電氣
• 主分類號: H01L21/02
• 分類號: H01L21/02;H01L21/67
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 楊宏軍

本發明涉及半導體器件的制造方法、記錄介質及襯底處理裝置。能夠降低鉬膜的成膜阻礙因素。半導體器件的制造方法具有下述工序：工序(a)，向處理室內的襯底供給含有鉬和氧的含鉬氣體；工序(b)，向襯底供給含有氫的添加氣體；和工序(c)，向襯底供給含有氫且化學組成與添加氣體不同的還原氣體的工序，將工序(a)、工序(b)、工序(c)同時或依次進行一次以上，在襯底上形成鉬膜。

技術領域

本發明涉及半導體器件的制造方法、記錄介質及襯底處理裝置。

背景技術

在3維構造的NAND型閃存的控制柵極使用例如鎢(W)膜，該W膜的成膜中，使用含有W的六氟化鎢(WF₆)氣體。另外，有時在該W膜與絕緣膜之間作為阻隔膜設置氮化鈦(TiN)膜。該TiN膜發揮提高W膜與絕緣膜的密合性的作用，并且，承擔防止W膜中含有的氟(F)向絕緣膜擴散的作用，成膜通常使用四氯化鈦(TiCl₄)氣體和氨(NH₃)氣體進行(例如參見專利文獻1)。

現有技術文獻

專利文獻

專利文獻1：日本特開2011-6783號公報

發明內容

發明要解決的課題

但是，由于隨著3維構造的NAND型閃存的高層化而使得蝕刻變得困難，因此字線的薄膜化成為課題。

為了解決該課題，取代使用上述的TiN膜和W膜而使用含有鉬(Mo)的鉬(Mo)膜，以實現薄膜化和低電阻化。但是，在形成該Mo膜時，使用Mo原料氣體和例如氫(H₂)氣體等還原氣體的情況下，作為副生成物生成成為成膜阻礙因素的氯(Cl₂)、鹽酸(HCl)。

本發明提供能夠減少鉬膜的成膜阻礙因素的技術。

用于解決課題的手段

本發明的一方案提供一種技術，其具有下述工序：

工序(a)，向處理室內的襯底供給含有鉬和氧的含鉬氣體的工序；

工序(b)，向上述襯底供給含有氫的添加氣體的工序；和

工序(c)，向上述襯底供給含有氫且化學組成與上述添加氣體不同的還原氣體的工序，

上述技術中，將上述工序(a)、工序(b)、工序(c)同時或依次進行一次以上，在上述襯底上形成鉬膜。

發明效果

根據本發明，能夠減少鉬膜的成膜阻礙因素。

附圖說明

圖1是示出本發明一實施方式中的襯底處理裝置的縱型處理爐的概略的縱剖視圖。

圖2是圖1中的A-A線概略橫剖視圖。

圖3是本發明一實施方式中的襯底處理裝置的控制器的概略構成圖，是以框圖示出控制器的控制系統的圖。

圖4是示出本發明一實施方式中的氣體供給的定時的圖。

圖5是示出本發明一實施方式中的氣體供給的定時的變形例的圖。

附圖標記說明

10 襯底處理裝置

121 控制器

200 晶片(襯底)

201 處理室

具體實施方式

＜本發明的一實施方式＞

以下，參照圖1～4進行說明。