[發明專利]半導體器件及其制造方法

在審

• 申請號: 202110101455.2
• 申請日: 2021-01-26
• 公開（公告）號: CN113380813A
• 公開（公告）日: 2021-09-10
• 發明（設計）人: 林孟漢;陳德安
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L27/11524
• 分類號: H01L27/11524;H01L27/11548
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;李偉

在制造半導體器件的方法中，在襯底的存儲單元區域中形成由保護層覆蓋的存儲單元結構。形成掩模圖案。掩模圖案在第一電路區域上方具有開口，而存儲單元區域和第二電路區域被掩模圖案覆蓋。第一電路區域中的襯底被凹進，而存儲單元區和第二電路區受到保護。從截面看，具有第一柵極介電層的第一場效應晶體管(FET)形成在凹進的襯底上方的第一電路區域中，具有第二柵極介電層的第二FET形成在襯底上方的第二電路區域中。本申請的實施例還提供一種半導體器件。

技術領域

本申請的實施例涉及半導體器件及其制造方法。

背景技術

閃存嵌入在高級邏輯CMOS(互補金屬氧化物半導體)器件中，用于智能卡、移動設備和汽車應用。隨著半導體行業為追求更高的器件密度、更高的性能和更低的成本而進入納米技術工藝節點，從光刻操作的角度來看，在控制底層的平整度方面存在挑戰。特別地，在具有閃存的CMOS器件中，化學機械拋光操作在平坦化下層方面起著重要作用。

發明內容

在一些實施例中，一種半導體器件，包括：在襯底的存儲單元區域中形成的非易失性存儲單元；在所述襯底的第一電路區域中形成的第一電路；以及設置在所述存儲單元區域和所述第一電路區域之間的隔離絕緣層，其中，所述隔離絕緣層的上表面包括具有不同豎直高度的至少三個水平表面。

在一些實施例中，至少三個水平表面包括頂表面、低于所述頂表面的第一中間表面和低于所述第一中間表面的底表面，所述頂表面比所述第一中間表面和所述底表面更靠近所述第一電路區域，并且所述底表面比所述第一中間表面和所述底表面更靠近所述存儲單元區域。在一些實施例中，隔離絕緣層的所述上表面還包括第一臺階和第一斜面。在一些實施例中，第一臺階連接所述頂表面和所述第一中間表面，并且所述第一斜面連接所述第一中間表面和所述底表面。在一些實施例中，隔離絕緣層的所述上表面還包括第二臺階，并且所述第一斜面連接所述頂表面和所述第一臺階，所述第一臺階連接所述第一斜面和所述第一中間表面，并且所述第二臺階連接所述第一中間表面和所述底表面。在一些實施例中，隔離絕緣層的所述上表面還包括第二臺階和低于所述第一中間表面且高于所述底表面的第二中間表面，并且所述第一臺階連接所述頂表面和所述第一中間表面，所述第二臺階連接所述第一中間表面和所述第二中間表面，并且所述第一斜面連接所述第二中間表面和所述底表面。在一些實施例中，隔離絕緣層的所述上表面還包括第二臺階和第二斜面，并且所述第一斜面連接所述頂表面和所述第一臺階，所述第一臺階連接所述第一斜面和所述第二斜面，所述第二斜面連接所述第一臺階和所述第一中間表面，并且所述第二臺階連接所述第一中間表面和所述底表面。在一些實施例中，隔離絕緣層至少部分地嵌入在所述襯底中，并且所述隔離絕緣層的與所述襯底接觸的底表面的拓撲不同于所述隔離絕緣層的所述上表面的拓撲。在一些實施例中，隔離絕緣層的與所述襯底接觸的底表面具有通過斜面連接的兩個水平部分。

在一些實施例中，一種半導體器件，包括：在襯底的存儲單元區域中形成的非易失性存儲單元；在所述襯底的第一電路區域中形成的第一電路；以及設置在所述存儲單元區域和所述第一電路區域之間的隔離絕緣層，其中，所述隔離絕緣層的上表面包括第一臺階和第一斜面，并且所述第一臺階和所述第一斜面被一個或多個介電層覆蓋，所述介電層具有與設置在所述非易失性存儲單元的浮置柵極和控制柵極之間的一個或多個介電層相同的結構。在一些實施例中，一個或多個介電層包括設置在兩個氧化硅層之間的氮化硅層。在一些實施例中，第一臺階和所述第一斜面還被設置在所述一個或多個介電層上的多晶硅層覆蓋。在一些實施例中，第一臺階位于比所述第一斜面更低的水平面上。在一些實施例中，第一臺階位于比所述第一斜面更高的水平面上。在一些實施例中，隔離絕緣層的所述上表面還包括第二臺階，并且所述第二臺階未被所述一個或多個介電層覆蓋。在一些實施例中，第一電路區域中的所述襯底的器件形成表面位于比所述存儲單元區域中的所述襯底的器件形成表面更高的水平面上。