[發明專利]半導體封裝裝置及其制造方法

在審

• 申請號: 202110095169.X
• 申請日: 2021-01-25
• 公開（公告）號: CN112992804A
• 公開（公告）日: 2021-06-18
• 發明（設計）人: 呂文隆
• 申請（專利權）人: 日月光半導體制造股份有限公司
• 主分類號: H01L23/31
• 分類號: H01L23/31;H01L23/16;H01L23/00;H01L21/56
• 代理公司: 北京植德律師事務所 11780
• 代理人: 唐華東

本公開涉及半導體封裝裝置及其制造方法。該半導體封裝裝置包括第一芯片和線路層；第一芯片位于線路層上，第一芯片的主動表面朝向線路層；半導體封裝裝置定義應力中性區，第一芯片的主動表面的邊角靠近應力中性區。該半導體封裝裝置降低了第一芯片的應力集中點所受的應力，進而降低了第一芯片的邊角對周圍材料(例如封裝材)的擠壓作用，避免了相應的結構斷裂，有利于提高產品良率。

技術領域

本公開涉及半導體封裝裝置技術領域，具體涉及半導體封裝裝置及其制造方法。

背景技術

FOCoS(Fan Out Chip on Substrate，扇出型基板上芯片)封裝技術通過在典型球柵陣列基板上使用扇出復合芯片來實現。它可提供的解決方案成本較低，實踐中比硅中介層結構具有更好的電氣和熱性能。

在FOCoS封裝結構中，由于不同材料的熱膨脹系統不同，在溫度變化時形變大小不同，使得封裝結構發生翹曲并在內部產生應力。現有的FOCoS封裝結構存在因應力導致結構斷裂，引起產品良率下降的問題。

發明內容

本公開提供了半導體封裝裝置及其制造方法。

第一方面，本公開提供了一種半導體封裝裝置，包括第一芯片和線路層；

所述第一芯片位于所述線路層上，所述第一芯片的主動表面朝向所述線路層；

所述半導體封裝裝置定義有應力中性區，所述第一芯片的主動表面的邊角靠近所述應力中性區。

在一些可選的實施方式中，所述半導體封裝裝置還包括包覆所述第一芯片的封裝材。

在一些可選的實施方式中，所述應力中性區與所述半導體封裝裝置的底面的距離通過以下式(1)確定：

C＝A·[E₁(v₁+y·s)+E₂(v₂-y·s)] 式(1)

其中，C為所述應力中性區與所述半導體封裝裝置的底面的距離，A為預設常數，E₁為所述第一扇出層的楊氏系數，E₂為所述封裝材的楊氏系數，s為所述第一扇出層的面積，y為所述第一扇出層的厚度，v₁為所述第一扇出層與所述半導體封裝裝置的體積比，v₂為所述封裝材與所述半導體封裝裝置的體積比。

在一些可選的實施方式中，所述線路層包括主扇出層和位于所述主扇出層上的第一扇出層，所述第一扇出層的上表面相比于所述主扇出層的上表面更靠近所述應力中性區,所述第一芯片位于所述主第一扇出層上。

在一些可選的實施方式中，所述第二芯片位于所述主扇出層上。

在一些可選的實施方式中，所述半導體封裝裝置還包括位于所述主扇出層上的第二扇出層，所述第二扇出層和所述第一扇出層位于所述主扇出層的同側，所述第二芯片位于所述第二扇出層上。

在一些可選的實施方式中，所述第二芯片的主動表面的邊角靠近所述應力中性區。

在一些可選的實施方式中，所述應力中性區位于所述半導體封裝裝置在厚度方向上的中間位置附近。

在一些可選的實施方式中，所述半導體封裝裝置還包括位于所述線路層上的第二芯片。

在一些可選的實施方式中，所述第二芯片的主動表面的邊角靠近所述應力中性區。

在一些可選的實施方式中，所述第一芯片為高帶寬存儲器芯片，所述第二芯片為專用集成電路芯片。

在一些可選的實施方式中，所述線路層包括至少兩個介電層，在所述至少兩個介電層中，至少一個所述介電層與其他所述介電層的厚度不同。