[發(fā)明專利]一種FDSOI器件的標(biāo)準(zhǔn)單元庫

在審

• 申請?zhí)枺?/td>: 202110076200.5
• 申請日: 2021-01-20
• 公開（公告）號: CN112951844A
• 公開（公告）日: 2021-06-11
• 發(fā)明（設(shè)計）人: 楊展悌;蘇炳熏;葉甜春;羅軍;趙杰;王云
• 申請（專利權(quán)）人: 廣東省大灣區(qū)集成電路與系統(tǒng)應(yīng)用研究院;澳芯集成電路技術(shù)（廣東）有限公司
• 主分類號: H01L27/12
• 分類號: H01L27/12;H01L29/78
• 代理公司: 北京辰權(quán)知識產(chǎn)權(quán)代理有限公司 11619
• 代理人: 金銘

本發(fā)明涉及一種FDSOI器件的標(biāo)準(zhǔn)單元庫，其包括一個以上的標(biāo)準(zhǔn)單元，其特征在于：各標(biāo)準(zhǔn)單元的高度相同，所述標(biāo)準(zhǔn)單元由FDSOI器件組成，F(xiàn)DSOI器件包括背柵，利用FDSOI器件的背柵電壓調(diào)節(jié)各標(biāo)準(zhǔn)單元的運行速度和漏電流。對背柵施加正向偏壓與反向電壓，可以調(diào)節(jié)器件的速度和漏電流，比如施加正向偏壓，單元庫的速度可以變快，或是施加反向電壓漏電可變小。因此，在芯片設(shè)計上，可以利用同一高度的單元庫，即可調(diào)節(jié)不同的速度、漏電流。

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體器件制備領(lǐng)域，尤其設(shè)計一種FDSOI器件的標(biāo)準(zhǔn)單元庫。

背景技術(shù)

隨著集成電路中核心MOS器件特征尺寸的不斷縮減，受短溝道效應(yīng)的影響，傳統(tǒng)的平面體硅器件已經(jīng)達到了物理極限。當(dāng)前的標(biāo)準(zhǔn)單元庫(Standard Cell Library)的開發(fā)和設(shè)計主要集中在平面體硅(Bulk Silicon)工藝和之后的鰭式場效應(yīng)晶體管(FinFET)工藝上。

當(dāng)CMOS工藝進入28nm節(jié)點之后，全耗盡絕緣體上硅(Fully depleted Silicon-On-Insulator,FDSOI)器件成為了替代體硅MOS器件的一種選擇。FDSOI器件的漏電流較小，可用于對芯片功耗要求較高的領(lǐng)域。另外，與FinFET工藝相比，F(xiàn)DSOI工藝的需要的光刻板數(shù)量少，工藝成本低。

標(biāo)準(zhǔn)單元庫的選擇非常重要，選擇一套適合的庫，對于芯片時序收斂，物理收斂，以及最終芯片的PPA(performance Power Area)都非常重要。單元庫的高度是按照track來區(qū)分的，比如7T，9T，12T，指的是這些庫中標(biāo)準(zhǔn)單元的高度是7個track，9個track，12個track。大致上來說，高度越高，占用的面積就越大，提供的速度就越快，隨之而來的功耗也就越高；反之，高度越低，占用面積越小，提供的速度就越慢，但是漏電流變小，功耗也隨之降低。同時，通過改變器件柵極金屬層厚度，摻雜濃度等，可以將標(biāo)準(zhǔn)單元庫分為Low Vt(LVT)：速度最快，但是漏電最大；Regular Vt(RVT):速度與漏電居中；High Vt(VT)：速度最慢，但是漏電最小。因此，在設(shè)計單元庫的時候，除了考慮tack的大小，還需要考慮閾值電壓的高低。

傳統(tǒng)體硅工藝所提供的標(biāo)準(zhǔn)單元庫為了滿足器件的運行速度，又滿足對漏電流的要求，采用多個具有不同閾值電壓的標(biāo)準(zhǔn)單元來實現(xiàn)電路運行性能及功耗進行平衡，即一個標(biāo)準(zhǔn)單元庫中要采用高度不同的標(biāo)準(zhǔn)單元，這在無形中提高了工藝難度和制備成本。

發(fā)明內(nèi)容

為了解決上述技術(shù)問題，本發(fā)明提出了一種FDSOI器件的標(biāo)準(zhǔn)單元庫，可以在較高高度的標(biāo)準(zhǔn)單元庫速度不變的情況下，降低漏電和功耗。本發(fā)明具體采用了如下技術(shù)方案：

一種FDSOI器件的標(biāo)準(zhǔn)單元庫，其包括一個以上的標(biāo)準(zhǔn)單元，其特征在于：各標(biāo)準(zhǔn)單元的高度相同，所述標(biāo)準(zhǔn)單元由FDSOI器件組成，F(xiàn)DSOI器件包括背柵，所述背柵施加電壓以調(diào)節(jié)各標(biāo)準(zhǔn)單元的運行速度和漏電流。

與現(xiàn)有技術(shù)相比，本發(fā)明具有以下有益的技術(shù)效果：FDSOI技術(shù)由于其特有的背部偏壓工藝(Back Bias)存在，使得能夠通過背部偏壓的調(diào)整來實現(xiàn)對晶體管溝道形成的影響，從而能夠在較高高度的標(biāo)準(zhǔn)單元庫速度不變的情況下，降低漏電和功耗，相比較傳統(tǒng)體硅工藝而言，F(xiàn)DSOI達到了面積小，速度高，功耗增加不大的要求。在一個實施例中，在28納米工藝中各標(biāo)準(zhǔn)單元的高度為9T。

本發(fā)明利用RBB與FBB，對一個固定track的單元庫(這些單元庫包括長溝道與短溝道)，因為器件的閾值電壓改變后，可以調(diào)節(jié)器件的速度和漏電流，比如施加正向偏壓(forward body bias，F(xiàn)BB)，單元庫的速度可以變快，或是施加反向電壓(reverse bodybias，RBB)漏電可變小。因此，在芯片設(shè)計上，可以利用同一track的單元庫，即可調(diào)節(jié)不同的速度、漏電流，而現(xiàn)有技術(shù)中，必須用不同track的單元庫，才能實現(xiàn)不同的速度和漏電流。

附圖說明