[發明專利]存儲器件以及形成存儲器件的方法

有效

• 申請號: 202110060602.6
• 申請日: 2020-03-16
• 公開（公告）號: CN112885838B
• 公開（公告）日: 2023-02-03
• 發明（設計）人: 王啟光;付婕妃
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H10B43/35
• 分類號: H10B43/35;H10B43/27
• 代理公司: 北京永新同創知識產權代理有限公司 11376
• 代理人: 張殿慧;劉健

一種用于制作存儲器件的方法包括：提供初始半導體結構，其包括基礎襯底、具有層間電介質層和第一犧牲層的堆疊結構；以及貫穿所述堆疊結構形成的溝道溝槽。所述方法包括：從溝道溝槽去除每個第一犧牲層的一部分，以形成捕獲層溝槽；在捕獲層溝槽中形成第二犧牲層；形成電荷捕獲膜以填充捕獲層溝槽；以及從溝道溝槽去除電荷捕獲膜的一部分，以形成電荷捕獲層；在溝道溝槽的側壁上形成隧穿層和溝道層；去除第一犧牲層和第二犧牲層；在電荷捕獲層上形成阻擋層；以及在鄰近層間電介質層之間形成與隧穿層接觸的柵極結構。

本申請是申請日為2020年3月16日、申請號為202080000581.2、名稱為“存儲器件以及形成存儲器件的方法”的發明專利申請的分案申請。

技術領域

本公開總體上涉及半導體制作技術領域，以及更具體地，涉及存儲器件以及其制作方法。

背景技術

隨著平面閃存的發展，半導體電子設備的制造工藝已經取得了較大的發展。然而，近年來，平面閃存的持續發展遇到了很多挑戰，諸如物理限制、現有光刻技術限制、存儲電子密度限制等。在這一背景下，為了解決平面閃存遇到的困難，并且追求每存儲單元的較低生產成本，已經出現了各種三維(3D)閃存結構，包括3D或非(NOR)和3D與非(NAND)。

在具有NOR型結構的3D閃存中，存儲單元并聯排列在位線與底線(ground line)之間，而在具有NAND型結構的3D閃存中，存儲單元串聯排列在位線與地線之間。具有串列(tandem)結構的NAND閃存具有較低讀取速度，但是具有較高寫入速度和擦除速度。因此，NAND閃存適用于存儲數據。此外，NAND閃存還展示出了許多用于數據存儲的優點，諸如小單元尺寸和大存儲容量。

電荷捕獲3D存儲器是允許三維集成的基本器件。電荷捕獲3D存儲器件中的關鍵結構是柵極堆疊，以及柵極堆疊通常具有多層結構，該多層結構包括溝道層、隧穿層、電荷捕獲層和阻隔層。柵極堆疊的膜層被順次布置在溝道的側壁表面上。柵極堆疊用以控制存儲器件的電荷存儲功能，以及柵極堆疊的溝道層提供針對載流子的路徑。因此，溝道層的電阻在存儲器件的可靠性和低溫特性方面起著重要作用。

隨著對高存儲密度的需求的增加，3D存儲器件中的堆疊層的數量還可能增加，以及溝道長度可能延長。當溝道長度增加時，溝道的總電阻也增加，以及因此可能使溝道的導電性能劣化并且可能降低載流子的低溫遷移率。照此，低溫編程性能和變換溫度性能可能不是期望的。此外，由于溝道的總體阻抗高，因此當在陣列級上執行編程/讀取操作時，可能增強編程背景噪聲，這可能進一步在陣列級上造成門限電壓的分布變寬，以及器件可靠窗口減少。

當前，改進長溝道的導電性能的方法是調整溝道層的厚度，以及還有增加溝道層的結晶度和晶粒尺寸。調整溝道層的厚度以及提高結晶度和晶粒尺寸可能能夠進一步增加溝道的導電電流并且降低晶粒邊界或層界面處的捕獲效應，以及因而可以改進溝道的導電性能。然而，隨著堆疊層的數量增加，可能要對制作工藝施加更加嚴格的要求，以便進一步改進溝道的質量。

所公開的存儲器件以及其制作方法針對于解決上文闡述的一個或多個問題以及本領域的其它問題。

發明內容