[發(fā)明專利]半導(dǎo)體裝置

在審

• 申請?zhí)枺?/td>: 202110056619.4
• 申請日: 2021-01-15
• 公開（公告）號(hào): CN113345494A
• 公開（公告）日: 2021-09-03
• 發(fā)明（設(shè)計(jì)）人: 須藤直昭
• 申請（專利權(quán)）人: 華邦電子股份有限公司
• 主分類號(hào): G11C16/04
• 分類號(hào): G11C16/04;G11C16/10;G11C16/30
• 代理公司: 北京同立鈞成知識(shí)產(chǎn)權(quán)代理有限公司 11205
• 代理人: 宋興;黃健

本發(fā)明提供一種半導(dǎo)體裝置，能夠從待機(jī)模式自動(dòng)轉(zhuǎn)變至深度省電模式。本發(fā)明的半導(dǎo)體裝置包含：內(nèi)部電路，能夠響應(yīng)來自輸入/輸出電路的輸入信號(hào)而運(yùn)行；以及控制器，能夠控制這些內(nèi)部電路的運(yùn)行。支持DPD的內(nèi)部電路包括：測量部，對從半導(dǎo)體裝置進(jìn)入待機(jī)模式的時(shí)間點(diǎn)開始的時(shí)間進(jìn)行測量；轉(zhuǎn)變時(shí)間檢測部，檢測測量部的測量時(shí)間已到達(dá)一定時(shí)間的情況；以及DPD信號(hào)生成部，當(dāng)檢測到轉(zhuǎn)變時(shí)間時(shí)，生成用于使待機(jī)模式的消耗電力進(jìn)一步降低的省電使能信號(hào)。

技術(shù)領(lǐng)域

本發(fā)明涉及一種快閃存儲(chǔ)器(flash memory)等半導(dǎo)體裝置，尤其涉及待機(jī)(standby)模式或深度省電(deep power down)模式下的運(yùn)行。

背景技術(shù)

與非(NAND)型快閃存儲(chǔ)器能以頁面(page)為單位來進(jìn)行讀出或編程，而且能以塊(block)為單位來進(jìn)行擦除。例如，專利文獻(xiàn)(日本專利特開2006-252748號(hào)公報(bào))所示的快閃存儲(chǔ)器公開了下述技術(shù)：在待機(jī)模式與常規(guī)(normal)運(yùn)行模式下，對頁面緩沖器(pagebuffer)/感測電路供給不同的電源電壓，由此來減少待機(jī)模式的消耗電力。

快閃存儲(chǔ)器中，有響應(yīng)來自用戶的命令來進(jìn)行讀出、編程、擦除等的主動(dòng)(active)模式與可受理來自用戶的命令的待機(jī)模式。在待機(jī)模式下，內(nèi)部電路的運(yùn)行受到限制，以使消耗電力達(dá)到一定以下，但在從用戶輸入有命令時(shí)，必須立即響應(yīng)此命令。因此，雖說是待機(jī)模式，但在邏輯(logic)電路或寄存器(register)等易失性電路中仍會(huì)產(chǎn)生截止泄漏(off leak)電流，截止泄漏電流會(huì)隨著元件尺寸的收縮(shrink)而增加，而且，在使用內(nèi)部電源電壓的情況下，必須使內(nèi)部電源電壓檢測電路運(yùn)行，從而會(huì)消耗一定程度的電力。即，難以削減待機(jī)模式下的消耗電流。

為了進(jìn)一步削減待機(jī)模式下的消耗電力，有時(shí)根據(jù)快閃存儲(chǔ)器不同，搭載有深度省電模式(以下稱作DPD模式)。在DPD模式下，關(guān)停(cut off)對用于待機(jī)模式的一部分內(nèi)部電路的內(nèi)部供給電源，而削減截止泄漏電流。DPD模式例如是通過DPD開始命令來進(jìn)入所述模式，并通過DPD解除命令來從所述模式恢復(fù)。DPD模式為了使關(guān)停的電路正常運(yùn)行而需要一定的時(shí)間，但取代于此，具有能夠大幅降低消耗電力的優(yōu)點(diǎn)(merit)。

圖1表示搭載有串行外設(shè)接口(Serial Peripheral Interface，SPI)功能的NAND型快閃存儲(chǔ)器向DPD模式轉(zhuǎn)變時(shí)的運(yùn)行波形的一例。在待機(jī)模式時(shí)，通過將芯片選擇(chipselect)信號(hào)/CS設(shè)為低電平(low level)來選擇快閃存儲(chǔ)器，在此期間，與時(shí)鐘(clock)信號(hào)同步地從數(shù)據(jù)輸入端子DI輸入DPDDPD命令(89h)。快閃存儲(chǔ)器在從DPD命令的輸入開始經(jīng)過了一定期間tDP的時(shí)刻T_DPD，轉(zhuǎn)變至DPD模式，而阻斷對特定的內(nèi)部電路的內(nèi)部供給電壓。在時(shí)刻T_DPD之前的期間，消耗待機(jī)模式的電流，在時(shí)刻T_DPD之后的期間，消耗DPD模式的電流。

圖2表示現(xiàn)有的快閃存儲(chǔ)器的支持DPD模式的待機(jī)用內(nèi)部電壓生成電路的一例。內(nèi)部電壓生成電路10包含串聯(lián)連接在外部電源電壓VCC(例如3.3V)與GND電位之間的P溝道金屬氧化物半導(dǎo)體(P-channel Metal Oxide Semiconductor，PMOS)晶體管(transistor)P1及PMOS晶體管P2、電阻梯(ladder)LAD、以及對電阻梯LAD的經(jīng)電阻分割的電壓Va與基準(zhǔn)電壓VREF進(jìn)行比較的比較器CMP，對于晶體管P1的柵極，施加有DPD使能(enable)信號(hào)DPDEN，對于晶體管P2的柵極施加比較器CMP的比較結(jié)果，在晶體管P2與電阻梯之間連接有電壓供給節(jié)點(diǎn)INTVDD。

待機(jī)模式時(shí)，DPD使能信號(hào)DPDEN為L電平，晶體管P1、晶體管P2導(dǎo)通。為了降低由電阻梯LAD所消耗的電流，電阻梯LAD被設(shè)定為高電阻。另外，在電壓供給節(jié)點(diǎn)INTVDD輸出目標(biāo)電壓時(shí)，選擇電壓Va的分接(tap)位置，以使Va＝VREF。另外，在非待機(jī)模式時(shí)運(yùn)行的通常的內(nèi)部電壓生成電路的電阻比圖2的電阻梯LAD低，在電壓供給節(jié)點(diǎn)INTVDD，例如生成2.4V的電壓。