[發明專利]三維半導體存儲器裝置

在審

• 申請號: 202110055063.7
• 申請日: 2021-01-15
• 公開（公告）號: CN113140574A
• 公開（公告）日: 2021-07-20
• 發明（設計）人: 樸京恩;沈載株;禹東城;林鐘光;張在薰
• 申請（專利權）人: 三星電子株式會社
• 主分類號: H01L27/11578
• 分類號: H01L27/11578;H01L27/11568;H01L27/11582
• 代理公司: 北京天昊聯合知識產權代理有限公司 11112
• 代理人: 趙南;張帆

公開了一種三維半導體存儲器裝置，該三維半導體存儲器裝置包括：襯底，其包括單元區和連接區；交替地堆疊在襯底上的多個電極間電介質層和多個電極層，其中，所述多個電極層的端部在連接區上形成臺階形狀；平面化的電介質層，其位于連接區上，并且覆蓋所述多個電極層的端部；以及第一異常偽豎直圖案，其位于連接區上，并且在垂直于襯底的頂表面的第一方向上穿過平面化的電介質層。所述多個電極層中的至少一個設置在第一異常偽豎直圖案與襯底之間，并且與第一異常偽豎直圖案絕緣。

相關技術的交叉引用

該美國非臨時申請要求于2020年1月17日在韓國知識產權局提交的韓國專利申請No.10-2020-0006638的優先權，該申請的公開以引用方式全文并入本文中。

技術領域

本發明構思涉及一種三維半導體存儲器裝置，并且更具體地說，涉及一種具有增強的可靠性的三維半導體存儲器裝置。

背景技術

半導體裝置高度集成以滿足消費者要求的更高的性能和/或更低的制造成本。因為半導體裝置的集成是確定產品價格的因素，所以對高度集成的要求增加。典型的二維或平面的半導體裝置的集成主要由單位存儲器單元占據的面積確定，使得其受形成精細圖案的技術水平的影響。然而，增加圖案精細度所需要的昂貴的處理設備會對增大二維或平面的半導體裝置的集成設定實際限制。因此，提出了具有三

維布置的存儲器單元的三維半導體存儲器裝置。

發明內容

本發明構思的一些示例實施例提供了一種具有增強的可靠性的三維半導體存儲器裝置。

本發明構思的優點不限于以上提及的，并且本領域技術人員將從以下描述中清楚地理解上面未述及的其他優點。

根據本發明構思的一些示例實施例，一種三維半導體存儲器裝置可包括：襯底，其包括單元區和連接區；交替地堆疊在襯底上的多個電極間電介質層和多個電極層，所述多個電極層的端部在連接區上形成臺階形狀；連接區上的平面化的電介質層，所述平面化的電介質層覆蓋所述多個電極層的所述端部；以及連接區上的第一異常偽豎直圖案，所述第一異常偽豎直圖案在垂直于襯底的頂表面的第一方向上穿過平面化的電介質層。所述多個電極層中的至少一個可以設置在第一異常偽豎直圖案與襯底之間，并且可以與第一異常偽豎直圖案絕緣。

根據本發明構思的一些示例實施例，一種三維半導體存儲器裝置可包括：襯底，其包括單元區和連接區；第一堆疊結構，其包括交替地堆疊在襯底上的多個第一電極間電介質層和多個第一電極層；第二堆疊結構，其包括交替地堆疊在第一堆疊結構上的多個第二電極間電介質層和多個第二電極層；單元區上的單元豎直圖案，所述單元豎直圖案在垂直于襯底的頂表面的第一方向上穿過第一堆疊結構和第二堆疊結構；以及連接區上的異常偽豎直圖案，所述異常偽豎直圖案穿過所述多個第二電極層中的一個或多個。單元豎直圖案的側壁可以具有鄰近于第一堆疊結構與第二堆疊結構之間的邊界的拐點。所述多個第一電極層中的至少一個可以在第一方向上介于異常偽豎直圖案與襯底之間。

根據本發明構思的一些示例實施例，一種三維半導體存儲器裝置可包括：外圍電路結構，其包括晶體管和外圍布線；以及外圍電路結構上的單元陣列結構。單元陣列結構可以包括：第一襯底，其包括單元區和連接區；第一堆疊結構，其包括交替地堆疊在第一襯底上的多個第一電極間電介質層和多個第一電極層；第二堆疊結構，其包括交替地堆疊在第一堆疊結構上的多個第二電極間電介質層和多個第二電極層；異常偽豎直圖案，其位于連接區上，所述異常偽豎直圖案在垂直于襯底的頂表面的第一方向上穿過所述多個第二電極層中的一個或多個；以及犧牲掩埋圖案，其位于連接區上的第一堆疊結構中，所述犧牲掩埋圖案與異常偽豎直圖案間隔開。

附圖說明

圖1A示出了顯示根據本發明構思的一些示例實施例的三維半導體存儲器裝置的框圖；

圖1B示出了顯示根據本發明構思的一些示例實施例的三維半導體存儲器裝置的電路圖；