[發(fā)明專利]三維半導體存儲器裝置

在審

• 申請?zhí)枺?/td>: 202110055063.7
• 申請日: 2021-01-15
• 公開（公告）號: CN113140574A
• 公開（公告）日: 2021-07-20
• 發(fā)明（設計）人: 樸京恩;沈載株;禹東城;林鐘光;張在薰
• 申請（專利權）人: 三星電子株式會社
• 主分類號: H01L27/11578
• 分類號: H01L27/11578;H01L27/11568;H01L27/11582
• 代理公司: 北京天昊聯(lián)合知識產(chǎn)權代理有限公司 11112
• 代理人: 趙南;張帆

1.一種三維半導體存儲器裝置，包括：

襯底，其包括單元區(qū)和連接區(qū)；

交替地堆疊在所述襯底上的多個電極間電介質(zhì)層和多個電極層，所述多個電極層的端部在所述連接區(qū)上形成臺階形狀；

平面化的電介質(zhì)層，其位于所述連接區(qū)上，所述平面化的電介質(zhì)層覆蓋所述多個電極層的端部；以及

第一異常偽豎直圖案，其位于所述連接區(qū)上，所述第一異常偽豎直圖案在垂直于所述襯底的頂表面的第一方向上穿過所述平面化的電介質(zhì)層，

其中，所述多個電極層中的至少一個設置在所述第一異常偽豎直圖案與所述襯底之間，并且與所述第一異常偽豎直圖案絕緣。

2.根據(jù)權利要求1所述的三維半導體存儲器裝置，還包括第二異常偽豎直圖案，其位于所述連接區(qū)上并且與所述第一異常偽豎直圖案間隔開，所述第二異常偽豎直圖案穿過所述平面化的電介質(zhì)層、所述多個電極間電介質(zhì)層中的一個或多個以及所述多個電極層中的一個或多個，

其中，所述多個電極層中的至少一個在所述第一方向上設置在所述第二異常偽豎直圖案與所述襯底之間，并且與所述第二異常偽豎直圖案絕緣，并且

其中，所述第一異常偽豎直圖案與所述襯底之間的第一間隔與所述第二異常偽豎直圖案與所述襯底之間的第二間隔不同。

3.根據(jù)權利要求2所述的三維半導體存儲器裝置，其中，

所述第一異常偽豎直圖案具有平坦的底表面，并且

所述第二異常偽豎直圖案具有平行于第二方向的上寬度和下寬度，所述第二方向平行于所述襯底的頂表面，并且所述下寬度是所述上寬度的85％或更少。

4.根據(jù)權利要求1所述的三維半導體存儲器裝置，還包括單元豎直圖案，所述單元豎直圖案穿過所述多個電極間電介質(zhì)層和所述多個電極層，以鄰近于所述單元區(qū)上的襯底，

其中，所述第一異常偽豎直圖案和所述單元豎直圖案在平行于所述襯底的頂表面的第二方向上在同一水平高度處分別具有第一寬度和第二寬度，所述第一寬度等于或大于所述第二寬度。

5.根據(jù)權利要求4所述的三維半導體存儲器裝置，還包括：

柵極電介質(zhì)層，其位于所述單元豎直圖案與所述多個電極層之間；以及

半導體圖案，其位于所述襯底與所述單元豎直圖案之間，

其中，所述柵極電介質(zhì)層延伸以覆蓋所述半導體圖案的頂表面的至少一部分，并且

其中，所述單元豎直圖案穿過所述柵極電介質(zhì)層并且接觸所述半導體圖案。

6.根據(jù)權利要求1所述的三維半導體存儲器裝置，其中，所述襯底還包括所述單元區(qū)與所述連接區(qū)之間的偽單元區(qū)，

其中，所述三維半導體存儲器裝置還包括第一偽豎直圖案，其穿過所述多個電極間電介質(zhì)層和所述多個電極層，以鄰近于所述襯底，所述第一偽豎直圖案位于所述偽單元區(qū)上，

其中，所述第一偽豎直圖案的底表面比所述第一異常偽豎直圖案的底表面更靠近所述襯底。

7.根據(jù)權利要求6所述的三維半導體存儲器裝置，還包括：

單元豎直圖案，其穿過所述多個電極間電介質(zhì)層和所述多個電極層，以鄰近于所述單元區(qū)上的襯底；以及

位線，其電連接至所述單元豎直圖案，

其中，所述位線與所述第一偽豎直圖案電絕緣。

8.根據(jù)權利要求6所述的三維半導體存儲器裝置，還包括第二異常偽豎直圖案，其位于所述偽單元區(qū)上并且與所述第一偽豎直圖案間隔開，所述第二異常偽豎直圖案穿過所述多個電極間電介質(zhì)層中的一個或多個和所述多個電極層中的一個或多個，

其中，所述多個電極層中的至少一個設置在所述第二異常偽豎直圖案與所述襯底之間，并且與所述第二異常偽豎直圖案絕緣。

9.根據(jù)權利要求1所述的三維半導體存儲器裝置，其中，所述第一異常偽豎直圖案具有平行于第二方向的上寬度和下寬度，所述第二方向平行于所述襯底的頂表面，所述下寬度為所述上寬度的35％至85％。