[發明專利]半導體存儲裝置

在審

• 申請號: 202110053986.9
• 申請日: 2021-01-15
• 公開（公告）號: CN113497059A
• 公開（公告）日: 2021-10-12
• 發明（設計）人: 峰村洋一;高橋檢世;淺野孝司
• 申請（專利權）人: 鎧俠股份有限公司
• 主分類號: H01L27/1157
• 分類號: H01L27/1157;H01L27/11565;H01L27/11582
• 代理公司: 永新專利商標代理有限公司 72002
• 代理人: 白麗

本發明的半導體存儲裝置具備多個第1絕緣層和多個第1柵極電極層沿第1方向交替地層疊而成的第1層疊體、設置于第1層疊體之中且沿第1方向延伸的第1半導體層、設置于第1半導體層與第1柵極電極層之間的第1電荷蓄積層、多個第2絕緣層與多個第2柵極電極層沿第1方向交替地層疊而成的第2層疊體、設置于第2層疊體之中且沿第1方向延伸的第2半導體層、設置于第2半導體層與第2柵極電極層之間的第2電荷蓄積層、設置于第1層疊體與第2層疊體之間且沿第1方向及與第1方向垂直的第2方向延伸的導電層、以及設置于第1柵極電極層與導電層之間且包含選自由磷、硼、碳及氟構成的組中的至少一種元素的第1氧化硅層。

關聯申請

本申請享有以日本專利申請2020-49901號(申請日：2020年3月19日)作為基礎申請的優先權。本申請通過參照該基礎申請而包含基礎申請的全部內容。

技術領域

本發明的實施方式涉及半導體存儲裝置。

背景技術

將存儲單元三維地配置而成的三維NAND閃存器實現高集成度和低成本。在三維NAND閃存器中，例如在多個絕緣層與多個柵極電極層交替地層疊而成的層疊體中形成有貫通層疊體的存儲孔。通過在存儲孔之中形成電荷蓄積層和半導體層，從而形成多個存儲單元被串聯連接的存儲器串。通過控制電荷蓄積層中保持的電荷的量，從而在存儲單元中存儲數據。

發明內容

本發明提供可提高電荷保持特性的半導體存儲裝置。

實施方式的半導體存儲裝置具備：第1層疊體，該第1層疊體是多個第1絕緣層和多個第1柵極電極層沿第1方向交替地層疊而成的；第1半導體層，該第1半導體層設置于上述第1層疊體之中，沿上述第1方向延伸；第1電荷蓄積層，該第1電荷蓄積層設置于上述第1半導體層與上述第1柵極電極層之間；第2層疊體，該第2層疊體是多個第2絕緣層與多個第2柵極電極層沿第1方向交替地層疊而成的；第2半導體層，該第2半導體層設置于上述第2層疊體之中，沿上述第1方向延伸；第2電荷蓄積層，該第2電荷蓄積層設置于上述第2半導體層與上述第2柵極電極層之間；導電層，該導電層設置于上述第1層疊體與上述第2層疊體之間，沿上述第1方向和與上述第1方向垂直的第2方向延伸；以及第1氧化硅層，該第1氧化硅層設置于上述第1柵極電極層與上述導電層之間，且包含選自由磷(P)、硼(B)、碳(C)及氟(F)構成的組中的至少一種元素。

附圖說明

圖1是第1實施方式的半導體存儲裝置的存儲單元陣列的示意截面圖。

圖2是第1實施方式的半導體存儲裝置的存儲單元陣列的局部放大示意截面圖。

圖3是第1實施方式的半導體存儲裝置的存儲單元陣列的局部放大示意截面圖。

圖4～13是表示第1實施方式的半導體存儲裝置的制造方法的示意截面圖。

圖14是第2實施方式的半導體存儲裝置的存儲單元陣列的局部放大示意截面圖。

圖15是第3實施方式的半導體存儲裝置的存儲單元陣列的局部放大示意截面圖。

圖16是第4實施方式的半導體存儲裝置的存儲單元陣列的局部放大示意截面圖。

符號的說明

10 硅基板(半導體基板)

12a 第1層疊體

12b 第2層疊體

16 導電層

18a 第1氧化硅層

18b 第2氧化硅層

19a 第1高雜質濃度區域(第1區域)

19b 第1低雜質濃度區域(第2區域)