[發明專利]半導體存儲裝置

有效

• 申請號: 202110053452.6
• 申請日: 2021-01-15
• 公開（公告）號: CN113410246B
• 公開（公告）日: 2023-10-10
• 發明（設計）人: 吉水康人
• 申請（專利權）人: 鎧俠股份有限公司
• 主分類號: H10B41/60
• 分類號: H10B41/60;H10B43/10;H10B43/27;H10B41/10;H10B41/30;H10B41/27
• 代理公司: 永新專利商標代理有限公司 72002
• 代理人: 劉英華

實施方式提供能夠實現高集成化的半導體存儲裝置。半導體存儲裝置具備：多個第1導電層，在第1方向上排列；第1半導體層，與多個第1導電層對置；多個第1存儲單元，設置于多個第1導電層與第1半導體層的交叉部；多個第2導電層，在第1方向上排列；第2半導體層，與多個第2導電層對置，在第1方向的一端與第1半導體層連接；多個第2存儲單元，設置于多個第2導電層與第2半導體層的交叉部；及多個第1接觸件，在第1方向上延伸，與多個第1導電層連接。在將多個第1導電層與多個第1接觸件的連接部分設為多個第1連接部時，多個第1連接部在第1方向上的位置設置于第1存儲單元在第1方向上的位置與第2存儲單元在第1方向上的位置之間。

相關申請

本申請享受以日本專利申請2020-47025號(申請日：2020年3月17日)為基礎申請的優先權。本申請通過參考該基礎申請而包括基礎申請的全部內容

技術領域

本實施方式涉及半導體存儲裝置。

背景技術

已知一種半導體存儲裝置，具備：半導體基板；在與半導體基板的表面交叉的第1方向上排列的多個第1導電層；在第1方向上延伸并與多個第1導電層對置的第1半導體層；設置于多個第1導電層與第1半導體層的交叉部的多個第1存儲單元；在第1方向上排列的多個第2導電層；在第1方向上延伸、與多個第2導電層對置且在第1方向的一端與第1半導體層連接的第2半導體層；以及設置于多個第2導電層與第2半導體層的交叉部的多個第2存儲單元。

發明內容

實施方式提供一種能夠實現高集成化的半導體存儲裝置。

一個實施方式的半導體存儲裝置具備：半導體基板；多個第1導電層，在與半導體基板的表面交叉的第1方向上排列；第1半導體層，在第1方向上延伸并與多個第1導電層對置；以及多個第1存儲單元，設置于多個第1導電層與第1半導體層的交叉部。另外，半導體存儲裝置具備：多個第2導電層，在第1方向上排列；第2半導體層，在第1方向上延伸，與多個第2導電層對置，在第1方向的一端與第1半導體層連接；以及多個第2存儲單元，設置于多個第2導電層與第2半導體層的交叉部。另外，半導體存儲裝置具備多個第1接觸件，該多個第1接觸件在第1方向上延伸，且在第1方向的一端與多個第1導電層連接。在將多個第1導電層與多個第1接觸件的連接部分設為多個第1連接部，將最接近于多個第2存儲單元的第1存儲單元設為第3存儲單元，并將最接近于多個第1存儲單元的第2存儲單元設為第4存儲單元時，多個第1連接部在第1方向上的位置設置于第3存儲單元在第1方向上的位置與第4存儲單元在第1方向上的位置之間。

附圖說明

圖1是表示存儲器裸片MD的結構例的示意性的分解立體圖。

圖2是表示芯片C_M的結構例的示意性的仰視圖。

圖3是表示芯片C_P的結構例的示意性的俯視圖。

圖4是與圖2的A1-A1′線和圖3的B1-B1′線對應的示意性的剖視圖。

圖5是與圖2的A2-A2′線和圖3的B2-B2′線相對應的示意性的剖視圖。

圖6是圖2的C所示部分的示意性的放大圖。

圖7是圖6的D所示部分的示意性的放大圖。

圖8是圖7的E所示部分的示意性的放大圖。

圖9是將圖8所示的結構沿著F-F′線切斷并沿著箭頭的方向觀察的示意性的剖視圖。

圖10是圖2和圖3所示的結構的示意性的剖視圖。

圖11是圖9的H所示部分的示意性的放大圖。

圖12是圖4所示的結構的示意性的放大圖。

圖13～圖42是用于說明第1實施方式的存儲器裸片MD的制造方法的示意性的剖視圖。