[發(fā)明專利]三維半導體存儲器裝置

在審

• 申請?zhí)枺?/td>: 202110052912.3
• 申請日: 2021-01-15
• 公開（公告）號: CN113130503A
• 公開（公告）日: 2021-07-16
• 發(fā)明（設(shè)計）人: 金志榮;梁宇成;高木世濟
• 申請（專利權(quán)）人: 三星電子株式會社
• 主分類號: H01L27/11563
• 分類號: H01L27/11563;H01L27/11573;H01L27/11578;H01L27/11582
• 代理公司: 北京天昊聯(lián)合知識產(chǎn)權(quán)代理有限公司 11112
• 代理人: 趙南;張青

1.一種三維半導體存儲器裝置，包括：

外圍電路結(jié)構(gòu)，其位于第一襯底上；

第二襯底，其位于所述外圍電路結(jié)構(gòu)上；

電極結(jié)構(gòu)，其包括堆疊在所述第二襯底上的多個電極；以及

垂直溝道結(jié)構(gòu)，其貫穿所述電極結(jié)構(gòu)，

其中，所述外圍電路結(jié)構(gòu)包括所述第二襯底下方的偽互連結(jié)構(gòu)，并且

其中，所述偽互連結(jié)構(gòu)包括：

至少一條偽互連線；以及

多個偽過孔，其將所述至少一條偽互連線的頂表面連接至所述第二襯底的底表面。

2.根據(jù)權(quán)利要求1所述的三維半導體存儲器裝置，其中，所述至少一條偽互連線包括彼此鄰近的第一偽互連線和第二偽互連線，并且

其中，所述第一偽互連線和所述第二偽互連線通過它們之間的第一層間絕緣層彼此間隔開。

3.根據(jù)權(quán)利要求1所述的三維半導體存儲器裝置，其中，所述外圍電路結(jié)構(gòu)還包括構(gòu)成外圍邏輯電路的外圍晶體管，并且

其中，所述偽互連結(jié)構(gòu)不連接至所述外圍晶體管。

4.根據(jù)權(quán)利要求1所述的三維半導體存儲器裝置，還包括：

切割孔，其貫穿所述第二襯底，所述切割孔在一個方向上延伸并且限定所述第二襯底的內(nèi)側(cè)壁；以及

第一導電間隔件，其位于所述內(nèi)側(cè)壁上。

5.根據(jù)權(quán)利要求4所述的三維半導體存儲器裝置，其中，所述電極結(jié)構(gòu)還包括所述切割孔上的模制結(jié)構(gòu)，

所述三維半導體存儲器裝置還包括穿通接觸件，所述穿通接觸件貫穿所述模制結(jié)構(gòu)以連接至所述外圍電路結(jié)構(gòu)。

6.根據(jù)權(quán)利要求1所述的三維半導體存儲器裝置，其中，所述第二襯底包括下半導體層以及所述下半導體層上的源半導體層，并且

其中，所述垂直溝道結(jié)構(gòu)連接至所述源半導體層。

7.根據(jù)權(quán)利要求6所述的三維半導體存儲器裝置，還包括在貫穿所述下半導體層的孔中的導電圖案，

其中，所述導電圖案的頂表面與所述下半導體層的頂表面共面，并且

其中，所述導電圖案包括金屬。

8.根據(jù)權(quán)利要求1所述的三維半導體存儲器裝置，其中，所述電極結(jié)構(gòu)的所述多個電極和貫穿所述多個電極的所述垂直溝道結(jié)構(gòu)構(gòu)成三維地排列的存儲器單元。

9.根據(jù)權(quán)利要求1所述的三維半導體存儲器裝置，其中，所述第二襯底具有單元陣列區(qū)、連接區(qū)和源極連接區(qū)，

其中，所述連接區(qū)位于所述單元陣列區(qū)與所述源極連接區(qū)之間，

其中，所述垂直溝道結(jié)構(gòu)位于所述單元陣列區(qū)上，并且

其中，所述電極結(jié)構(gòu)具有所述連接區(qū)上的臺階結(jié)構(gòu)。

10.根據(jù)權(quán)利要求9所述的三維半導體存儲器裝置，還包括：

第二層間絕緣層，其覆蓋所述電極結(jié)構(gòu)；

公共源極接觸件，其貫穿所述第二層間絕緣層，以連接至所述源極連接區(qū)；

穿通接觸件，其貫穿所述第二層間絕緣層，以連接至所述源極連接區(qū)下方的所述外圍電路結(jié)構(gòu)；以及

上互連線，其位于所述第二層間絕緣層上，以將所述公共源極接觸件與所述穿通接觸件連接。

11.根據(jù)權(quán)利要求10所述的三維半導體存儲器裝置，還包括：

第二導電間隔件，其位于所述第二襯底的一個側(cè)壁上，

其中，所述源極連接區(qū)鄰近于所述第二襯底的所述一個側(cè)壁，并且

其中，所述穿通接觸件與所述第二導電間隔件接觸。