[發(fā)明專利]延遲鎖定環(huán)路時鐘共享

有效

• 申請?zhí)枺?/td>: 202110052838.5
• 申請日: 2021-01-15
• 公開（公告）號: CN113393873B
• 公開（公告）日: 2022-09-20
• 發(fā)明（設(shè)計）人: 吳榮訓(xùn);M·V·霍
• 申請（專利權(quán)）人: 美光科技公司
• 主分類號: G11C7/10
• 分類號: G11C7/10;G11C7/22
• 代理公司: 北京律盟知識產(chǎn)權(quán)代理有限責(zé)任公司 11287
• 代理人: 王龍

本申請案涉及延遲鎖定環(huán)路時鐘共享。一種設(shè)備包含存儲器裝置接口，其包括：第一數(shù)據(jù)輸出、第二數(shù)據(jù)輸出、第三數(shù)據(jù)輸出和第四數(shù)據(jù)輸出，以及對應(yīng)于所述第一數(shù)據(jù)輸出的第一路徑、對應(yīng)于所述第二數(shù)據(jù)輸出的第二路徑、對應(yīng)于所述第三數(shù)據(jù)輸出的第三路徑，以及對應(yīng)于所述第四數(shù)據(jù)輸出的第四路徑。所述設(shè)備還包含信號發(fā)射電路，其包括：第一輸出，所述第一輸出當(dāng)在操作中時，將第一時鐘信號發(fā)射到所述第一路徑、所述第二路徑、所述第三路徑和所述第四路徑；以及第二輸出，所述第二輸出當(dāng)在操作中時，將第二時鐘信號發(fā)射到所述第一路徑、所述第二路徑、所述第三路徑和所述第四路徑。

技術(shù)領(lǐng)域

本公開的實施例大體上涉及半導(dǎo)體裝置的領(lǐng)域。更具體地說，本公開的實施例涉及延遲鎖定環(huán)路(DLL)時鐘共享，以降低存儲器裝置中的功耗。

背景技術(shù)

在例如半導(dǎo)體存儲器的半導(dǎo)體裝置中，存儲器裝置的恰當(dāng)?shù)牟僮魇腔诟鞣N內(nèi)部命令和時鐘信號的正確的計時和同步的。舉例來說，在從存儲器裝置讀取數(shù)據(jù)中，對數(shù)據(jù)路徑電路系統(tǒng)進行計時以提供(例如輸出)讀取數(shù)據(jù)的內(nèi)部時鐘信號應(yīng)與內(nèi)部讀取命令信號基本上同時提供，以恰當(dāng)?shù)厥沟脭?shù)據(jù)路徑電路系統(tǒng)能夠輸出讀取數(shù)據(jù)。如果內(nèi)部讀取命令信號的計時并不使得數(shù)據(jù)路徑電路系統(tǒng)在內(nèi)部時鐘信號對數(shù)據(jù)路徑電路系統(tǒng)進行計時以在預(yù)期的時間輸出讀取數(shù)據(jù)時啟用，那么讀取命令可能被無意地忽略或者由存儲器提供的讀取數(shù)據(jù)可能并不正確(例如，數(shù)據(jù)與另一讀取命令相關(guān)聯(lián))。類似地，在將數(shù)據(jù)寫入到存儲器裝置中，對數(shù)據(jù)路徑電路系統(tǒng)進行計時以鎖存寫入數(shù)據(jù)的內(nèi)部時鐘信號應(yīng)該配備有與內(nèi)部寫入命令信號特定的計時關(guān)系，以恰當(dāng)?shù)厥沟脭?shù)據(jù)路徑電路系統(tǒng)能夠提供經(jīng)鎖存的寫入數(shù)據(jù)以用于寫入到存儲器裝置。內(nèi)部命令和時鐘信號的不精確的計時可引起寫入命令被無意地忽略或者不正確的寫入數(shù)據(jù)被提供到存儲器裝置(例如，寫入數(shù)據(jù)與錯誤的寫入命令相關(guān)聯(lián))。

為了促進恰當(dāng)?shù)臅r鐘定時，時鐘電路可包含延遲鎖定環(huán)路(DLL)以產(chǎn)生一或多個經(jīng)修改的時鐘信號。然而，隨著更多的存儲器存儲體放置到存儲器裝置上，需要減小用以將功能性提供給所述存儲器裝置的存儲器的組件的大小，包含用以將DLL時鐘提供給存儲器裝置的組件。另外，隨著存儲器裝置中的存儲器存儲體的增加，功耗的降低變得越來越重要。本公開的實施例可針對于上文所陳述的一或多個問題。

發(fā)明內(nèi)容

本公開的一方面涉及一種設(shè)備，其包括：存儲器裝置接口，其包括第一數(shù)據(jù)輸出、第二數(shù)據(jù)輸出、第三數(shù)據(jù)輸出和第四數(shù)據(jù)輸出，其中所述存儲器裝置接口包括對應(yīng)于所述第一數(shù)據(jù)輸出的第一路徑、對應(yīng)于所述第二數(shù)據(jù)輸出的第二路徑、對應(yīng)于所述第三數(shù)據(jù)輸出的第三路徑，以及對應(yīng)于所述第四數(shù)據(jù)輸出的第四路徑；以及信號發(fā)射電路，其包括：第一輸出，所述第一輸出當(dāng)在操作中時，將第一時鐘信號發(fā)射到所述第一路徑、所述第二路徑、所述第三路徑和所述第四路徑；以及第二輸出，所述第二輸出當(dāng)在操作中時，將第二時鐘信號發(fā)射到所述第一路徑、所述第二路徑、所述第三路徑和所述第四路徑。

本公開的另一方面涉及一種方法，其包括：接收延遲鎖定環(huán)路(DLL)時鐘信號；基于所述DLL時鐘信號產(chǎn)生第一時鐘信號；從輸出，沿對應(yīng)于存儲器裝置的第一數(shù)據(jù)(DQ)墊的第一通路發(fā)射所述第一時鐘信號；從所述輸出，沿對應(yīng)于所述存儲器裝置的第二DQ墊的第二通路發(fā)射所述第一時鐘信號；從所述輸出，沿對應(yīng)于所述存儲器裝置的第三DQ墊的第三通路發(fā)射所述第一時鐘信號；從所述輸出，沿對應(yīng)于所述存儲器裝置的第四DQ墊的第四通路發(fā)射所述第一時鐘信號；以及利用所述第一DQ墊、所述第二DQ墊、所述第三DQ墊和所述第四DQ墊中的至少一者，執(zhí)行從所述存儲器裝置的數(shù)據(jù)讀取，以將數(shù)據(jù)傳送到耦合到所述存儲器裝置的主機裝置。