[發明專利]延遲鎖定環路時鐘共享有效
| 申請號： | 202110052838.5 | 申請日： | 2021-01-15 |
| 公開（公告）號： | CN113393873B | 公開（公告）日： | 2022-09-20 |
| 發明（設計）人： | 吳榮訓;M·V·霍 | 申請（專利權）人： | 美光科技公司 |
| 主分類號： | G11C7/10 | 分類號： | G11C7/10;G11C7/22 |
| 代理公司： | 北京律盟知識產權代理有限責任公司 11287 | 代理人： | 王龍 |
| 地址： | 美國愛*** | 國省代碼： | 暫無信息 |
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| 摘要： | |||
| 搜索關鍵詞： | 延遲 鎖定 環路 時鐘 共享 | ||
1.一種用于延遲鎖定環路時鐘共享的設備，其包括：
存儲器裝置接口，其包括第一數據輸出、第二數據輸出、第三數據輸出和第四數據輸出，其中所述存儲器裝置接口包括對應于所述第一數據輸出的第一路徑、對應于所述第二數據輸出的第二路徑、對應于所述第三數據輸出的第三路徑，以及對應于所述第四數據輸出的第四路徑；以及
信號發射電路，其包括：第一輸出，所述第一輸出當在操作中時，將第一時鐘信號發射到所述第一路徑、所述第二路徑、所述第三路徑和所述第四路徑；以及第二輸出，所述第二輸出當在操作中時，將第二時鐘信號發射到所述第一路徑、所述第二路徑、所述第三路徑和所述第四路徑。
2.根據權利要求1所述的設備，其中所述信號發射電路包括耦合到全局延遲鎖定環路DLL路徑的輸入，其中所述輸入當在操作中時，接收DLL時鐘信號。
3.根據權利要求2所述的設備，其中所述信號發射電路包括分相器，其耦合到所述輸入以接收來自所述輸入的所述DLL時鐘信號。
4.根據權利要求3所述的設備，其中所述分相器當在操作中時，基于所述DLL時鐘信號產生所述第一時鐘信號和所述第二時鐘信號。
5.根據權利要求4所述的設備，其中所述分相器當在操作中時，將所述第一時鐘信號和所述第二時鐘 信號產生為相位彼此具有180°的差。
6.根據權利要求4所述的設備，其中所述信號發射電路包括控制電路，其當在操作中時，從所述分相器接收所述第一時鐘信號和所述第二時鐘信號中的每一者。
7.根據權利要求6所述的設備，其中所述信號發射電路包括第三輸出，其耦合到所述控制電路以及所述第一路徑、所述第二路徑、所述第三路徑和所述第四路徑。
8.根據權利要求7所述的設備，其中所述控制電路當在操作中時，基于所述第一時鐘信號和所述第二時鐘信號中的至少一者產生多個控制信號，且將所述多個控制信號中的至少一個控制信號發射到所述第一路徑、所述第二路徑、所述第三路徑和所述第四路徑。
9.根據權利要求1所述的設備，其中所述信號發射電路物理上安置于在所述第一數據輸出、所述第二數據輸出、所述第三數據輸出和所述第四數據輸出中心的區域中。
10.根據權利要求9所述的設備，其中所述存儲器裝置接口包括先進先出路徑，其安置于所述第一數據輸出上方的區中，其中在所述第一數據輸出、所述第二數據輸出、所述第三數據輸出和所述第四數據輸出中心的所述區域安置于所述第一數據輸出下方以及所述區下方。
11.根據權利要求10所述的設備，其中所述存儲器裝置接口包括在第二區中沿所述第一數據輸出的第一側的數據路徑，其中所述第二區安置于所述第一數據輸出上方的所述區的下方，且在所述第一數據輸出、所述第二數據輸出、所述第三數據輸出和所述第四數據輸出中心的所述區域上方。
12.一種用于延遲鎖定環路時鐘共享的方法，其包括：
接收延遲鎖定環路DLL時鐘信號；
基于所述DLL時鐘信號產生第一時鐘信號；
沿對應于存儲器裝置的第一數據DQ墊的第一通路從輸出發射所述第一時鐘信號；
沿對應于所述存儲器裝置的第二DQ墊的第二通路從所述輸出發射所述第一時鐘信號；
沿對應于所述存儲器裝置的第三DQ墊的第三通路從所述輸出發射所述第一時鐘信號；
沿對應于所述存儲器裝置的第四DQ墊的第四通路從所述輸出發射所述第一時鐘信號；以及
利用所述第一DQ墊、所述第二DQ墊、所述第三DQ墊和所述第四DQ墊中的至少一者，執行從所述存儲器裝置的數據讀取，以將數據傳送到耦合到所述存儲器裝置的主機裝置。
13.根據權利要求12所述的方法，其包括基于所述DLL時鐘信號產生第二時鐘信號。
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