[發明專利]具有隔離功能的FPGA在線配置裝置及方法

有效

• 申請號: 202110051584.5
• 申請日: 2021-01-14
• 公開（公告）號: CN112698887B
• 公開（公告）日: 2023-02-28
• 發明（設計）人: 趙孝雪;李曉路;彭晚生;王繼源;馬莉
• 申請（專利權）人: 成都壹石新科信息技術有限公司
• 主分類號: G06F9/445
• 分類號: G06F9/445;G06F8/61;G06F8/65
• 代理公司: 成都弘毅天承知識產權代理有限公司 51230
• 代理人: 郝迎賓

本發明涉及FPGA的在線配置領域，提出一種具有隔離功能的FPGA在線配置裝置及方法，裝置包括：FPGA、CPU、NOR Flash存儲器、NAND Flash存儲器、隔離門電路和電平上拉電路；方法包括：CPU向FPGA輸出低電平脈沖，使FPGA進入內部初始化流程，待內部初始化流程完畢后；當CPU檢測到輸入信號為高電平后，配置時鐘信號到FPGA，同時開始在SPI_CLK的上升沿將數據逐位傳輸給FPGA的DIN引腳；待所有數據傳輸完成，FPGA完成內部配置加載后，將DONE信號釋放，CPU檢測到高電平后，確認FPGA已經完成加載，停止SPI_CLK時鐘輸出，FPGA整體加載過程完成。

技術領域

本發明涉及FPGA的在線配置領域，具體涉及一種具有隔離功能的FPGA在線配置裝置及方法。

背景技術

FPGA在產品的設計使用較廣泛，通常設計中會在FPGA上連接一個Flash，將配置文件燒錄到Flash中，當FPGA在完成上電及內部初始化后，通過配置接口主動從存儲器中進行配置文件讀取，完成內部配置。這種方法雖然啟動較快，但是當產品有升級的需求時，就要用專用的燒錄工具，對產品的維護帶來較大的困難。為了能夠實現FPGA的在線加載，便于軟件及固件的升級，有些設計通過CPU的GPIO接口模擬FPGA的配置接口時序進行配置加載，由于GPIO接口的速率較低，為了確保在線加載的可靠性，設計上會特意降低模擬時鐘的頻率，一般低于1MHz，因此這種加載的方法會占用較長的時間，這在很多對啟動時間有要求的應用場合非常不利。

發明內容

本發明的目的是提供一種具有隔離功能的FPGA在線配置裝置及方法，解決目前通過FPGA主動方式加載不利于后續產品的軟件的升級，以及通過GPIO模擬FPGA的被動加載時序，速率較低，系統啟動較慢的問題。

本發明解決其技術問題，采用的技術方案是：

本發明首先提供一種具有隔離功能的FPGA在線配置裝置，包括FPGA、CPU、NORFlash存儲器、NAND Flash存儲器、隔離門電路和電平上拉電路；

所述CPU通過ONFI接口與NAND Flash存儲器連接，所述CPU通過SPI接口與NORFlash存儲器連接，所述CPU通過SPI接口經隔離門電路與FPGA連接，所述CPU通過GPIO接口經電平上拉電路與FPGA連接；

所述NOR Flash存儲器，用于存儲PMON固件，當系統上電完成后，CPU通過SPI_MISO獲取NOR Flash存儲器中的PMON固件，完成CPU的初始化；

所述NAND Flash存儲器，用于存儲操作系統及FPGA配置文件，當CPU初始化完成后，CPU加載操作系統，操作系統加載完成后，啟動FPGA配置應用程序，通過GPIO1向FPGA的PROGRAM_B引腳輸出低電平脈沖，使FPGA進入內部初始化流程，在這個過程中FPGA將INIT_B引腳拉低，待內部初始化流程完畢后，將INIT_B引腳釋放，該信號通過外部上拉電阻恢復到高電平狀態；

當CPU通過GPIO0檢測到輸入信號為高電平后，配置SPI_CLK引腳輸出時鐘信號到FPGA的CCS引腳，同時開始在SPI_CLK的上升沿將數據逐位通過SPI_MOSI傳輸給FPGA的DIN引腳，待所有數據傳輸完成，FPGA完成內部配置加載后，將DONE信號釋放，該信號通過電平上拉電路拉到高電平，CPU通過GPIO2檢測到高電平后，確認FPGA已經完成加載，停止SPI_CLK時鐘輸出，FPGA整體加載過程完成。

進一步的是，所述CPU通過GPIO0接口經電平上拉電路與FPGA的INIT_B引腳連接，通過GPIO1接口經電平上拉電路與FPGA的PROGRAM_B引腳連接，通過GPIO2接口經電平上拉電路與FPGA的DONE引腳連接。