[發明專利]半導體裝置及其制造方法

在審

• 申請號: 202110047544.3
• 申請日: 2021-01-14
• 公開（公告）號: CN113314488A
• 公開（公告）日: 2021-08-27
• 發明（設計）人: 荒井伸也
• 申請（專利權）人: 鎧俠股份有限公司
• 主分類號: H01L23/482
• 分類號: H01L23/482;H01L23/485;H01L25/18;H01L21/60
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 楊林勳

實施方式提供一種可抑制嵌埋有墊的絕緣膜內的缺陷的半導體裝置及其制造方法。根據一實施方式，半導體裝置包含第1芯片、及與所述第1芯片貼合的第2芯片。所述第1芯片包含：襯底；邏輯電路，設置于所述襯底上；及多個第1虛設墊，配置于所述邏輯電路的上方，設置于所述第1芯片與所述第2芯片貼合而成的第1貼合面，且不與所述邏輯電路電連接。所述第2芯片包含：多個第2虛設墊，設置于所述多個第1虛設墊上；及存儲單元陣列，設置于所述多個第2虛設墊的上方。所述第1貼合面中的所述第1虛設墊的被覆率在所述第1芯片的與第1端邊分離的第1區域和配置于所述第1端邊與所述第1區域之間的第2區域中不同。

[相關申請案]

本申請案享有以日本專利申請案2020-30950號(申請日：2020年2月26日)為基礎申請案的優先權。本申請案通過參照該基礎申請案而包含基礎申請案的全部內容。

技術領域

本發明的實施方式涉及一種半導體裝置及其制造方法。

背景技術

當貼合多個晶圓的金屬墊(metal pad)來制造半導體裝置時，在嵌埋有金屬墊的層間絕緣膜內可能產生空隙(void)等缺陷。

發明內容

實施方式提供一種可抑制嵌埋有墊的絕緣膜內的缺陷的半導體裝置及其制造方法。

根據一實施方式，半導體裝置包含第1芯片、及與所述第1芯片貼合的第2芯片。所述第1芯片包含：襯底；邏輯電路，設置于所述襯底上；及多個第1虛設墊，配置于所述邏輯電路的上方，設置于所述第1芯片與所述第2芯片貼合而成的第1貼合面，且不與所述邏輯電路電連接。所述第2芯片包含：多個第2虛設墊，設置于所述多個第1虛設墊上；及存儲單元陣列，設置于所述多個第2虛設墊的上方。所述第1貼合面中的所述第1虛設墊的被覆率在所述第1芯片的與第1端邊分離的第1區域和配置于所述第1端邊與所述第1區域之間的第2區域中不同。

根據實施方式，能夠提供一種可抑制嵌埋有墊的絕緣膜內的缺陷的半導體裝置及其制造方法。

附圖說明

圖1是表示第1實施方式的半導體裝置的結構的剖視圖。

圖2是表示第1實施方式的柱狀部CL的結構的剖視圖。

圖3、圖4是表示第1實施方式的半導體裝置的制造方法的剖視圖。

圖5是示意性地表示第1實施方式的電路晶圓W2的結構的俯視圖。

圖6(a)、(b)是用于說明第1實施方式的電路晶圓W2的問題的剖視圖。

圖7是表示第1實施方式的電路晶圓W2的結構的俯視圖。

圖8是表示第1實施方式的有源區域R1a與虛設區域R1b的結構的俯視圖。

圖9是表示第1實施方式的虛設區域R1c的結構的俯視圖。

圖10是表示第1實施方式的虛設區域R1d的結構的俯視圖。

圖11是表示第1實施方式的虛設區域R1b與虛設區域R1c的邊界附近的結構的俯視圖。

圖12是表示第1實施方式的虛設區域R1c與虛設區域R1d的邊界附近的結構的俯視圖。

圖13是表示第1實施方式的虛設區域R1d與切割區域R2的邊界附近的結構的俯視圖。

圖14(a)、(b)是用于說明第1實施方式的電路晶圓W2的作用的剖視圖。

具體實施方式

以下，參照附圖說明本發明的實施方式。圖1至圖14中，對相同構成附上相同符號，并省略重復的說明。

(第1實施方式)