[發明專利]半導體裝置及其制造方法

在審

• 申請號: 202110047544.3
• 申請日: 2021-01-14
• 公開（公告）號: CN113314488A
• 公開（公告）日: 2021-08-27
• 發明（設計）人: 荒井伸也
• 申請（專利權）人: 鎧俠股份有限公司
• 主分類號: H01L23/482
• 分類號: H01L23/482;H01L23/485;H01L25/18;H01L21/60
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 楊林勳

1.一種半導體裝置，包含：

第1芯片；及

第2芯片，與所述第1芯片貼合；

所述第1芯片包含：

襯底；

邏輯電路，設置于所述襯底上；及

多個第1虛設墊，配置于所述邏輯電路的上方，設置于所述第1芯片與所述第2芯片貼合而成的第1貼合面，且不與所述邏輯電路電連接；

所述第2芯片包含：

多個第2虛設墊，設置于所述多個第1虛設墊上；及

存儲單元陣列，設置于所述多個第2虛設墊的上方；

所述第1貼合面中的所述第1虛設墊的被覆率在所述第1芯片的與第1端邊分離的第1區域和配置于所述第1端邊與所述第1區域之間的第2區域中不同。

2.一種半導體裝置，包含：

第1晶圓；及

第2晶圓，與所述第1晶圓貼合；

所述第1晶圓包含：

第1襯底；

邏輯電路，設置于所述第1襯底上；及

多個第1虛設墊，配置于所述邏輯電路的上方，設置于所述第1晶圓與所述第2晶圓貼合而成的第1貼合面，且不與所述邏輯電路電連接；

所述第2晶圓包含：

多個第2虛設墊，設置于所述多個第1虛設墊上；及

存儲單元陣列，設置于所述多個第2虛設墊的上方；

所述第1貼合面中的所述第1虛設墊的被覆率在所述第1晶圓的與切割區域分離的第1區域和配置于所述切割區域與所述第1區域之間的第2區域中不同。

3.根據權利要求2所述的半導體裝置，其中

所述切割區域在所述第1貼合面中不包含所述第1虛設墊。

4.根據權利要求1至3中任一項所述的半導體裝置，其中

所述第1區域內的所述被覆率為10～40％。

5.根據權利要求1至3中任一項所述的半導體裝置，其中

所述第2區域內的所述被覆率為5～20％。

6.根據權利要求1至3中任一項所述的半導體裝置，其中

所述第1區域內的所述被覆率與所述第2區域內的所述被覆率之比處于3：2與3：1之間。

7.根據權利要求1至3中任一項所述的半導體裝置，其中

所述第2區域具有包圍所述第1區域的環狀形狀。

8.根據權利要求1至3中任一項所述的半導體裝置，其中

所述第1芯片或所述第1晶圓還包含：

多個第1有源墊，配置于所述邏輯電路的上方，設置于所述第1貼合面，且與所述邏輯電路電連接；

所述第2芯片或所述第2晶圓還包含：

多個第2有源墊，設置于所述多個第1有源墊上；

所述第1貼合面中的所述第1有源墊的被覆率在第3區域內為所述第1區域內的所述第1虛設墊的所述被覆率以上。

9.根據權利要求8所述的半導體裝置，其中

所述第1區域包含：第1被覆率區域，具有與所述第3區域內的所述第1有源墊的所述被覆率相同的所述第1虛設墊的所述被覆率；及第2被覆率區域，具有小于所述第3區域內的所述第1有源墊的所述被覆率的所述第1虛設墊的所述被覆率。

10.根據權利要求9所述的半導體裝置，其中

所述第1虛設墊包含沿著所述第1被覆率區域與所述第2被覆率區域的邊界線配置成線狀的多個虛設墊。

11.根據權利要求1至3中任一項所述的半導體裝置，其中

所述第1區域內的所述第1虛設墊的尺寸與所述第2區域內的所述第1虛設墊的尺寸相同。

12.根據權利要求11所述的半導體裝置，其中

所述第1區域內的所述第1虛設墊間的間距與所述第2區域內的所述第1虛設墊間的間距不同。